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公开(公告)号：CN105760250A
公开(公告)日：2016-07-13
申请号：CN201610079915.5
申请日：2016-02-04
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
CPC classification number: G06F11/1012 , H03M13/19
Abstract: 一种具有码流纠检错功能的单粒子加固FPGA配置电路，包括总线接口电路、配置总线、配置寄存器、编码纠错电路、配置存储器阵列；总线接口电路解析配置比特码流得到配置寄存器地址、内部数据并通过配置总线送至对应配置寄存器，配置寄存器根据内部指令字进行读写、配置、纠错操作，编码纠错电路接收配置数据字后产生校验码，并送至配置存储器阵列，读取配置数据字、校验码并进行纠错，配置存储器阵列加载配置数据字及对应的校验码。本发明通过增加编码纠错电路，能够在配置完成后读取配置存储器阵列中配置数据字进行检错纠错，解决了SRAM型FPGA芯片在空间辐射环境中由于单粒子翻转容易引入逻辑错误的问题，具有较好的应用价值。
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公开(公告)号：CN105702296A
公开(公告)日：2016-06-22
申请号：CN201610127480.7
申请日：2016-03-07
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种单粒子加固FPGA的用户寄存器状态捕获电路，包括用户寄存器、晶体管M3、晶体管M4、SRAM存储单元、捕获信号产生电路，晶体管M3、晶体管M4放置在用户寄存器、SRAM存储单元之间，捕获信号产生电路产生输出信号CAPTURE，控制导通晶体管M3、晶体管M4导通，实现数据捕获回读。本发明状态捕获电路与现有技术相比，通过进行捕获回读操作，如果发现配置存储器阵列中存储的配置码流发生单粒子翻转，可以进行动态部分重配，如果配置存储器阵列中存储捕获用户寄存器状态的SRAM存储单元状态出现错误，可以对相应的逻辑进行复位处理，显著降低了FPGA芯片的单粒子翻转累积效应。
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公开(公告)号：CN102866865B
公开(公告)日：2015-02-11
申请号：CN201210329880.8
申请日：2012-09-07
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F3/06
Abstract: 一种FPGA专用配置存储器多版本码流存储电路架构，包括版本选择寄存器201、版本标识寄存器组202、同或逻辑203、数据存储块阵列204和多路选择器205。本发明将数据存储阵列由传统的只能存储一个版本的设计码流改进为可存储多个版本设计码流的数据存储块阵列，码流版本的选择可使用外部版本选择端口或者内部可编程版本选择控制位进行。采用本发明FPGA专用配置存储器可以将单个设计码流存储在一个数据存储块中，容量较大的设计码流可以跨越多个数据存储块存储，甚至可以通过配置存储器级联的方式跨越多个配置存储器存储；采用此电路架构的FPGA专用配置存储器支持在线系统多版本码流存储，这极大提升了面向FPGA配置应用的灵活性。
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公开(公告)号：CN103559161A
公开(公告)日：2014-02-05
申请号：CN201310439306.2
申请日：2013-09-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种用于FPGA配置的总线多宽度转换电路，可以完成FPGA一位、二位、四位和八位宽度配置输入的总线宽度转换。该电路包括两个模块，一个是总线位宽转换模块；另一个模块是总线位宽转换模块的控制模块。一位、二位、四位或八位的配置数据通过四输入多路器组的选择，写入到8位的第一寄存器组，第一寄存器组写满后再移入8位的第二寄存器组，最后输出到八位配置总线上进行FPGA的配置。控制模块根据输入信号的宽度，使总线位宽转换模块把一位、二位、四位或八位位宽输入转换为八位位宽输入。通过该电路FPGA可以使用一位、二位、四位或八位的端口进行配置，增大了FPGA配置端口的灵活性。
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公开(公告)号：CN118410623A
公开(公告)日：2024-07-30
申请号：CN202410435691.1
申请日：2024-04-11
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G06F30/20 , G06F30/27 , G06F30/15 , G06F18/2433 , G06F119/02
Abstract: 一种在轨错误率多模校验方法、介质及设备，属于空间环境工程和辐射效应技术领域，包括：确定单粒子截面模型；提取单粒子截面模型参数的关键参数，变换所述关键参数得到至少两个新值，所述关键参数的原值和新值分别与单粒子截面模型参数中的其他参数组合获得单粒子截面模型计算参数组；在至少三个错误率软件中构建空间通量环境；将所述单粒子截面模型计算参数组分别代入每个空间通量环境得到原值和新值的错误率；通过原值和新值的错误率进行在轨错误率多模校验。本发明以常规手段构建基于不同软件的空间模型，并通过关键参数提取法，计算得到多组实际在轨错误率，通过多模态校正输出合理的在轨错误率。
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Patent Agency Ranking
公开(公告)号：CN114187941B
公开(公告)日：2024-05-28
申请号：CN202111406609.5
申请日：2021-11-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G11C11/16
Abstract: 本发明涉及一种高可靠的抗辐射加固STT‑MRAM读写电路，由数据单元、敏感放大器、锁存单元、写电流控制和写电流通路等模块组成。读操作采用敏感放大器与锁存单元分级读取的模式，缩短了读电流通过数据单元的时间，大大提高了存储单元的数据保持能力和使用寿命；写操作的电流方向由时钟信号、输出使能信号、待写数据信号共同控制。本发明所述的读写电路采用2个MTJ记录1bit数据，提高了电路对工艺、电压和温度(PVT)偏差的容忍程度，消除了传统STT‑MRAM写”0”或写”1”电流不对称的问题；锁存单元对空间单粒子效应导致的敏感节点翻转有一定修复能力。本发明具有高可靠、抗辐射、长寿命等优点，可作为宇航级STT‑MRAM读写电路设计的解决方案。
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公开(公告)号：CN113672549B
公开(公告)日：2024-04-02
申请号：CN202110857767.6
申请日：2021-07-28
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F15/173 , G06F15/177 , G06F13/38 , G06F13/40 , G06F13/28 , G06F9/4401
Abstract: 本发明公开了一种基于非共享存储多核处理器的微系统架构，在系统中增加可编程逻辑电路，多核处理器每个处理器核独立的存储接口扩展RAM型数据存储器，然后分别连接到可编程逻辑电路，ROM型程序存储器通过可编程逻辑电路实现共享，从而简化系统，同时解决了核间高速、高带宽的大数据量传输瓶颈，提高了系统处理能力。
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公开(公告)号：CN117634380A
公开(公告)日：2024-03-01
申请号：CN202311523870.2
申请日：2023-11-15
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G06F30/34 , G06F30/347
Abstract: 本发明属于集成电路领域，具体涉及了一种基于半双工可扩展互连总线的多芯粒FPGA配置电路，旨在解决现有的扩大FPGA电路规模技术设计周期长，性能增幅有限的问题。本发明包括：n个FPGA芯粒，其中每个FPGA芯粒包括1个芯片配置控制电路和多个SHDI总线电路；n个芯粒包括1个主芯粒和n‑1个从芯粒；n个FPGA芯粒通过SHDI总线电路连接，并通过SHDI总线电路进行双向数据传输和双向信息传递；SHDI总线电路通过数据信号线DATA进行连接；SHDI总线电路将多个FPGA芯粒以单向菊花链的方式连接起来，构成JTAG菊花链电路；每个芯粒具有相同的配置控制电路。本发明可以快速实现FPGA资源的成倍增长。
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公开(公告)号：CN113472345B
公开(公告)日：2023-10-03
申请号：CN202110735947.7
申请日：2021-06-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明涉及一种可配置分数分频器，包括上升沿参考时钟选择电路、下降沿参考时钟选择电路、低电平控制电路、高电平控制电路、状态选择电路和输出电路，上升沿参考时钟选择电路和下降沿参考时钟选择电路采用相同的电路结构，低电平控制电路和高电平控制电路采用相同的电路结构；可配置分数分频器接收L个输入时钟CLKMP，通过配置信号控制输出时钟边沿翻转时刻和高低电平持续时间，产生所需频率的输出时钟CLKOUT；CLKMP需满足频率相同相位相差360°/L的要求。本发明的可配置分数分频器，采用加法器、减法计数器和简单的控制逻辑实现，电路复杂度低，减小了电路所需面积和功耗。
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公开(公告)号：CN114187941A
公开(公告)日：2022-03-15
申请号：CN202111406609.5
申请日：2021-11-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G11C11/16
Abstract: 本发明涉及一种高可靠的抗辐射加固STT‑MRAM读写电路，由数据单元、敏感放大器、锁存单元、写电流控制和写电流通路等模块组成。读操作采用敏感放大器与锁存单元分级读取的模式，缩短了读电流通过数据单元的时间，大大提高了存储单元的数据保持能力和使用寿命；写操作的电流方向由时钟信号、输出使能信号、待写数据信号共同控制。本发明所述的读写电路采用2个MTJ记录1bit数据，提高了电路对工艺、电压和温度(PVT)偏差的容忍程度，消除了传统STT‑MRAM写”0”或写”1”电流不对称的问题；锁存单元对空间单粒子效应导致的敏感节点翻转有一定修复能力。本发明具有高可靠、抗辐射、长寿命等优点，可作为宇航级STT‑MRAM读写电路设计的解决方案。
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