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公开(公告)号：CN117829040A
公开(公告)日：2024-04-05
申请号：CN202410009259.6
申请日：2024-01-02
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本发明提出了一种可重构指令cache的硬件低功耗设计方法。针对不同cpu的软件编译特性，以及整个应用程序不同阶段编译出的指令特征，提供检测不同程序段对不同cache优化策略适配性的软件环境，结合软件环境给出的cache不同分支的占比，并根据公式的计算，得出是否做标志tagram预取操作的参数，实现不同的程序段动态重构cache的硬件架构，达到最大化降低功耗的目的。
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公开(公告)号：CN106653094A
公开(公告)日：2017-05-10
申请号：CN201610772489.3
申请日：2016-08-30
Applicant: 北京中电华大电子设计有限责任公司
CPC classification number: G11C29/50016 , G11C29/18
Abstract: 本发明公开了一种消除高安全智能卡芯片数据加解密对非易失存储器可靠性测试影响的方法。针对数据加密后写入存储器的物理数据与编程预期数据不一致，在测试COS中嵌入预加解密函数，对数据进行预加解密处理，保证写入存储器的物理数据与预期数据一致。本发明提出的非易失存储器物理数据模型测试方法，能够覆盖典型物理失效模式，有效地考核高安全智能卡芯片中非易失存储器的本征可靠性水平。
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公开(公告)号：CN102957507A
公开(公告)日：2013-03-06
申请号：CN201110255590.9
申请日：2011-08-31
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本发明提出了一种SWP通讯物理层S1信号解码方法。该发明适用于带SWP接口的智能卡集成电路电路设计领域。通过本发明可完成智能卡SWP接口物理层解码，优势在于解码速度及流程优化，并保证解码结果的正确性。
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Patent Agency Ranking
公开(公告)号：CN119849401A
公开(公告)日：2025-04-18
申请号：CN202411822092.1
申请日：2024-12-11
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06F30/333 , G06F30/33 , G06F21/72 , G06F21/64
Abstract: 本公开提供一种保护电路、测试模式保护方法和芯片，包括：随机数发生电路，生成若干随机数；控制逻辑电路，根据若干随机数，确定写入的防攻击验证数据，并确定读取熔丝数据和已写入的防攻击验证数据的读取顺次；计数逻辑电路，根据所述若干随机数中的任一随机数进行计时处理，并在计时时长达到对应时长时，根据读取顺次读取熔丝数据和已写入的防攻击验证数据；判断逻辑电路，根据写入的防攻击验证数据，与读取到的已写入的防攻击验证数据是否一致，以及读到的熔丝数据是否为表示锁定状态的值，确定是否进入测试模式。据此，增加了攻击难度，即使某次攻击成功修改了熔丝数据，验证步骤也会检测到异常并阻止进入测试模式，从而有效保护数据。
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公开(公告)号：CN118690700A
公开(公告)日：2024-09-24
申请号：CN202310286342.3
申请日：2023-03-22
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06F30/337
Abstract: 本发明属于集成电路设计技术领域，具体为一种SWP数字模块主从复用实现装置。SWP主从复用数字模块，实现Master端和Slave端SWP物理层、MAC层、逻辑链路层的协议处理，与实现PHY的模拟电路，共同完成SWP协议规定的主从通信。其内部结构，包含了总线接口、数据缓冲区、协议处理器、收发控制器和PHY接口，其中，Master端使用协议规定的S1信号发送数据和通过S2信号接收数据，而Slave端使用S2信号发送数据和通过S1信号接收数据。SWP数字模块的主从复用实现，从模块角度来说，可以节省其整体开发时间和维护成本，以及提高其总体利用率，而且便于满足系统设计需求，主要应用于NFC/SE产品。
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公开(公告)号：CN106653094B
公开(公告)日：2019-07-16
申请号：CN201610772489.3
申请日：2016-08-30
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本发明公开了一种消除高安全智能卡芯片数据加解密对非易失存储器可靠性测试影响的方法。针对数据加密后写入存储器的物理数据与编程预期数据不一致，在测试COS中嵌入预加解密函数，对数据进行预加解密处理，保证写入存储器的物理数据与预期数据一致。本发明提出的非易失存储器物理数据模型测试方法，能够覆盖典型物理失效模式，有效地考核高安全智能卡芯片中非易失存储器的本征可靠性水平。
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公开(公告)号：CN106066970A
公开(公告)日：2016-11-02
申请号：CN201610352610.7
申请日：2016-05-26
Applicant: 北京中电华大电子设计有限责任公司
CPC classification number: G06F21/76 , G06F1/3243
Abstract: 本发明提出一种低漏电双CPU核安全芯片架构，该架构可以实现安全物理隔离和静态功耗的最小化。该架构采用了两个CPU子系统，一个CPU为低性能低功耗低逻辑门数，用于处理通讯接口等非安全应用；另外一个CPU为高性能高安全CPU，用于提供高复杂度高性能的密码计算及敏感信息处理等高安全应用。高性能CPU系统逻辑复杂度较高，其电源在芯片进入Standby状态时被门控关断以降低芯片整体漏电功耗。
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公开(公告)号：CN101192303B
公开(公告)日：2010-04-07
申请号：CN200610144044.7
申请日：2006-11-24
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本发明公开了一种针对ISO/IEC JPEG2000图像压缩编解码标准中EBCOT系数比特平面快速解码的实现方法及其电路结构，以提高JPEG2000 EBCOT解码效率。本发明提出的位平面解码电路将原码块扩展虚拟象素构成新的码块，分三个bank存储系数及系数的状态信息，减小了存储器的访问量。并且采用6×4的窗口对系数进行扫描，加速了解码过程；同时利用并行技术进一步提高了总的EBCOT解码吞吐量。本发明可以提高JPEG2000图像解码效率，可以广泛应用于数码影像产品中。
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