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公开(公告)号：CN101192303A
公开(公告)日：2008-06-04
申请号：CN200610144044.7
申请日：2006-11-24
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本发明公开了一种针对ISO/IEC JPEG2000图像压缩编解码标准中EBCOT系数比特平面快速解码的实现方法及其电路结构，以提高JPEG2000 EBCOT解码效率。本发明提出的位平面解码电路将原码块扩展虚拟象素构成新的码块，分三个bank存储系数及系数的状态信息，减小了存储器的访问量。并且采用6×4的窗口对系数进行扫描，加速了解码过程；同时利用并行技术进一步提高了总的EBCOT解码吞吐量。本发明可以提高JPEG2000图像解码效率，可以广泛应用于数码影像产品中。
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公开(公告)号：CN101191823A
公开(公告)日：2008-06-04
申请号：CN200610144043.2
申请日：2006-11-24
Applicant: 北京中电华大电子设计有限责任公司
IPC: G01R31/40 , G01R31/42 , G01R31/36 , G01R19/00 , G01R19/165
Abstract: 本发明是一种降低集成电路电源检测电路功耗的方法和电路结构，所述的电路结构包括可关断的双阈值电压检测模块及其启动控制电路。双阈值电压检测模块包括可关断的上电、下电检测电路；启动控制电路产生两路控制输出信号，用于双阈值电压检测模块上电检测、掉电检测的开启和关断。通过有效控制启动控制电路的开启和关断，可以有效降低电压检测电路的功耗，并满足电源监测的目的。本发明所述的电路结构简单、工作稳定可靠，降低功耗效果明显。
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公开(公告)号：CN101192303B
公开(公告)日：2010-04-07
申请号：CN200610144044.7
申请日：2006-11-24
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本发明公开了一种针对ISO/IEC JPEG2000图像压缩编解码标准中EBCOT系数比特平面快速解码的实现方法及其电路结构，以提高JPEG2000 EBCOT解码效率。本发明提出的位平面解码电路将原码块扩展虚拟象素构成新的码块，分三个bank存储系数及系数的状态信息，减小了存储器的访问量。并且采用6×4的窗口对系数进行扫描，加速了解码过程；同时利用并行技术进一步提高了总的EBCOT解码吞吐量。本发明可以提高JPEG2000图像解码效率，可以广泛应用于数码影像产品中。
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Patent Agency Ranking
公开(公告)号：CN101453641A
公开(公告)日：2009-06-10
申请号：CN200710178291.3
申请日：2007-11-29
Applicant: 北京中电华大电子设计有限责任公司
IPC: H04N7/26
Abstract: 本发明描述了一种用于传输流(TS流)解复用的硬件结构和实现方法，该电路具有软件接口控制寄存器，便于采用软硬件协同工作的方式，对符合DVB标准的TS流进行解复用。由硬件电路将TS流中各种类型数据分别提取并存储于主存储器中，然后通知主控CPU以便于其做下一步的解码控制。本发明主要提出硬件电路的结构及实现方法，以满足集成于机顶盒或数字电视接收SOC芯片的需求。电路结构主要包括输入部分、包处理部分、输出部分和总线接口部分。
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公开(公告)号：CN100582806C
公开(公告)日：2010-01-20
申请号：CN200610144043.2
申请日：2006-11-24
Applicant: 北京中电华大电子设计有限责任公司
IPC: G01R31/40 , G01R31/42 , G01R31/36 , G01R19/00 , G01R19/165
Abstract: 本发明是一种降低集成电路电源检测电路功耗的方法和电路结构，所述的电路结构包括可关断的双阈值电压检测模块及其启动控制电路。双阈值电压检测模块包括可关断的上电、下电检测电路；启动控制电路产生两路控制输出信号，用于双阈值电压检测模块上电检测、掉电检测的开启和关断。通过有效控制启动控制电路的开启和关断，可以有效降低电压检测电路的功耗，并满足电源监测的目的。本发明所述的电路结构简单、工作稳定可靠，降低功耗效果明显。
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公开(公告)号：CN100422953C
公开(公告)日：2008-10-01
申请号：CN200510135528.0
申请日：2005-12-30
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06F11/36
Abstract: 本文发明了一种可以实现SoC系统在线调试的方法。在SoC(System on Chip)及嵌入式系统程序开发过程中，将已有IP核的串口资源进行扩展，并设置选择，利用FPGA可重复配置的便利性，使得用户可以根据FPGA仿真板的结构任意选择目标系统的调试方式，即JTAG方式或者串口方式。当选择串口方式调试时利用扩展的串口，不占用目标系统的串口资源。当程序调试完毕可以即时将程序写入目标存储器中。这样在使用不同IP核时即可以有针对的选择程序调试方式，实现了在线调试的同时又不会占用目标系统的串口资源，提高了程序调试效率。
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公开(公告)号：CN101193287A
公开(公告)日：2008-06-04
申请号：CN200610144229.8
申请日：2006-11-30
Applicant: 北京中电华大电子设计有限责任公司
Abstract: JPEG2000标准中，MQ解码流程需要进行很多判断、分支及循环的操作。在电路设计时，如果完全按照标准流程设计，将极大的降低解码器的效率。为此，本发明对MQ解码流程进行了化简和改进，优化了概率估计和解码过程，重新设计了上下文状态表，使解码器在接收到CX后，不需要查询ROM中的PET表，通过译码即可得到解码数据D，减少了位平面解码器的等待时间。同时改进了重整流程中的移位和字节输入操作，使重整和字节输入操作可在一个周期内完成。本发明提高了MQ解码的效率，解码电路能够实现每两个时钟周期解码一个CX，输出一个解码数据D。
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公开(公告)号：CN1991784A
公开(公告)日：2007-07-04
申请号：CN200510135528.0
申请日：2005-12-30
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06F11/36
Abstract: 本发明提供了一种可以灵活扩展SoC系统在线调试的方法。在SoB(System on a Board)及嵌入式系统程序开发过程中，将已有IP核的串口资源进行扩展，并设置选择，利用FPGA可重复配置的便利性，使得用户可以根据FPGA仿真板的结构任意选择目标系统的调试方式，即JTAG方式或者串口方式。当选择串口方式调试时利用扩展的串口，不占用目标系统的串口资源。当程序调试完毕可以即时将程序写入目标存储器中。这样在使用不同IP核时即可以有针对的选择程序调试方式，实现了在线调试的同时又不会占用目标系统的串口资源，提高了程序调试效率。
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