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公开(公告)号：CN119781834A
公开(公告)日：2025-04-08
申请号：CN202510274448.0
申请日：2025-03-10
Applicant: 兰州大学
IPC: G06F9/38
Abstract: 本发明公开了一种超标量处理器中地址相关性的异步并行处理方法及系统，指令数据包进入到发射单元后，根据每条指令的类型将指令送入相应的发射队列，发射队列采用轮询的方式请求发射指令，当选中指令满足发射条件时进行发射；一轮指令中，对于Load指令，以Store指令为边界分组，组内Load指令乱序执行；访存指令进入访存阶段后，Store指令执行时，暂存在缓冲表中，Load指令执行时通过检测当前Load指令和缓冲表中Store指令是否存在地址相关性，若不存在则访问内存取数，存在则从缓冲表中取数。本发明基于异步电路的设计引入访存指令部分乱序执行和访存指令地址相关性处理机制，提高了超标量处理器对访存指令的吞吐效率，提升了指令执行速度和处理效率。
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公开(公告)号：CN119045890B
公开(公告)日：2025-01-21
申请号：CN202411533172.5
申请日：2024-10-30
Applicant: 兰州大学
IPC: G06F9/30
Abstract: 本发明公开了一种完备的RISC‑V压缩指令集定制方法，首先，将压缩指令集RV32C中的浮点操作区间去除，同时将RV32C中的5bit寄存器地址缩减到4bit，空闲出来的空间用于扩展功能码区间或者立即数长度，并对移位区间进行区间重排；其次，根据对基准程序集的统计分析，定制CSR类型指令、条件跳转指令、Load指令及Store指令；然后，定制使用频率较低且RV32C中不支持的指令；最后，定制长立即数加载指令。本发明在保留原有压缩扩展中整型指令的基础上，将浮点操作指令移除，并通过寄存器地址缩减、区间重排等技术支持RVE中的所有操作，从而形成一个完备的压缩指令集；能够在深嵌入式领域降低指令存储空间，进一步降低深嵌入式系统的功耗及成本。
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公开(公告)号：CN108668248A
公开(公告)日：2018-10-16
申请号：CN201810585796.X
申请日：2018-06-07
Applicant: 兰州大学
Abstract: 一种基于LoRa的地下停车场车辆精准定位方法，实现该方法的具体步骤如下：步骤一：采用排序算法和均值滤波算法结合的方法，对地下停车场突发性NLOS时延进行抑制；步骤二：采用参数拟合的方法，对步骤一中滤波后的数据进行处理，实现对标签节点处理误差和地下停车场规律性NLOS时延进行抑制；步骤三：将步骤二所得的抑制后的测距数据代入优化后的三边定位算法，得到移动标签节点实时坐标，实现精准定位。本发明对地下停车场的NLOS时延进行分析，通过改进的均值滤波算法和参数拟合的方法对TOA测距的LNOS时延和设备自身时延进行抑制。对常用的三边定位算法进行进行优化，在不增加任何硬件成本的前提下，能够减小环境噪声带来的测量误差对定位精度的影响。
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公开(公告)号：CN104517432A
公开(公告)日：2015-04-15
申请号：CN201410809445.4
申请日：2014-12-24
Applicant: 兰州大学 , 广西民族大学 , 甘肃万维信息技术有限责任公司
Abstract: 本发明公开了一种基于无人机和无线传感器网络的监控系统，包括无人飞行器装置和环境灾害检测装置；环境灾害检测装置的第一存储模块、第一通信模块、图像模块和传感器模块均与第一处理器模块通信连接，所述第一电源模块为检测装置提供直流电源；无人飞行器装置的飞行控制模块、GPS模块、第二存储模块和第二通信模块均与第二处理器模块通信连接，所述第二电源模块为飞行器提供电源；当无人飞行器装置飞入到环境灾害检测装置的通信范围内时，所述第一通信模块和第二通信模块通过无线通信方式建立连接。达到了低成本且不受3G、4G和卫星通信等网络限制的目的。
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公开(公告)号：CN120068742A
公开(公告)日：2025-05-30
申请号：CN202510549341.2
申请日：2025-04-29
Applicant: 兰州大学
IPC: G06F30/32
Abstract: 本发明公开了一种面积优化的DI电路异步串行寄存器组、芯片及电子设备，串行寄存器组包括多个DI‑latch、一个Mux组件、两个Demux组件和一个Fork组件；每个存储Data的DI‑latch前方连接一个存储Null的DI‑latch，分别存储Data和Null的两个DI‑latch作为一个寄存器单元，所有寄存器单元串联组成寄存器单元串；寄存器单元串的前端连接一个与寄存器宽度相同的Mux组件，寄存器单元串的后端设有与寄存器宽度相同的两个Demux组件和一个Fork组件；寄存器单元串通过轮转通路形成一个寄存器单元环路。本发明的面积优化的DI电路异步串行寄存器组，在寄存器单元上仅需两个DI‑latch即可，并且寄存器单元外围无需大规模的Demux组件和Mux组件也可实现选择性访问，有效减少了寄存器组设计的面积。
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Patent Agency Ranking
公开(公告)号：CN119294323B
公开(公告)日：2025-03-04
申请号：CN202411816914.5
申请日：2024-12-11
Applicant: 兰州大学
IPC: G06F30/3312 , G06F12/02 , G06F12/0875
Abstract: 本发明公开了一种基于事件驱动型电路的异步FIFO及其数据处理方法，异步FIFO包括：双端口RAM模块、写指针/读指针自增模块、写指针/读指针的格雷码转换模块、写满或读空判断模块、两级寄存器以及写/读控制通路，写/读控制通路的启动信号是写/读请求事件，启动后产生脉冲信号驱动寄存器采样，并将数据传输到写满或者读空判断模块；完成一次数据写入/读出后产生相应的写/读应答信号。进行写操作时将输入数据和写请求事件信号相绑定共同输入FIFO，进行读操作时仅将读请求事件输入FIFO。本发明采用事件驱动型电路设计方法，电路中不依靠时钟信号，而是通过请求和应答的握手信号驱动电路进行工作，解决了异步FIFO对事件驱动型电路的适配问题。
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公开(公告)号：CN119363077A
公开(公告)日：2025-01-24
申请号：CN202411471038.7
申请日：2024-10-22
Applicant: 兰州大学
Abstract: 本发明公开了一种用于双向导线握手的双向不平衡延迟单元，包括反向传输路径和正向传输路径；反向传输路径包含一个传输门，该传输门的右侧输入通过缓冲器接到传输门使能端；正向传输路径包括信号由左向右依次传输的缓冲器、延迟可调的延迟模块、以及自关断的传输门，所述自关断的传输门左侧输入串联反相器同时作为传输门的使能信号；所述延迟可调的延迟模块包括多个复位端口依次连接的带复位的最小延迟模块，最小延迟模块由一个与门和标准延迟单元组成。本发明提供的双向不平衡延迟单元仅具有正向延迟，基本消除了长距离通信时信号的反向传播延时，结构简单，使用方便；延迟单元可以在双向导线或单向导线上使用，适用性强。
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公开(公告)号：CN115618183A
公开(公告)日：2023-01-17
申请号：CN202211251604.4
申请日：2022-10-13
Applicant: 兰州大学
Abstract: 本发明公开了一种稀疏矩阵压缩和数据匹配方法及装置。本发明方法包括：稀疏矩阵压缩：将矩阵数据元素的左矩阵进行行压缩、右矩阵进行列压缩，将压缩后的左矩阵以压缩后的列为单位写入SRAM，得到A矩阵数据，将压缩后的右矩阵以压缩后的行为单位写入SRAM，得到B矩阵数据；数据匹配：将A矩阵数据的第一个数据和B矩阵数据进行匹配，A的列号等于B的行号视为匹配成功，否则将根据列号和行号的比较结果决定是否重新接收A、B数据，未匹配上的数据直接被覆盖，匹配成功则重新接收B矩阵数据后再次进行上述匹配过程，以使A矩阵数据与B矩阵数据两两送入PE单元进行计算。本发明简化了数据匹配操作复杂度，便于硬件实现，并且实现了最优的输入数据复用，减少数据访存量。
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公开(公告)号：CN119806650A
公开(公告)日：2025-04-11
申请号：CN202510286782.8
申请日：2025-03-12
Applicant: 兰州大学
IPC: G06F9/38
Abstract: 本发明公开了一种异步超标量处理器中单层感知机分支预测方法及系统，异步超标量处理器架构中，分支预测顶层控制模块接收取指模块发送的预测请求信号以及数据包后，向感知机分支预测模块发送预测数据，感知机分支预测模块在指令执行前加载分支指令的历史数据并存储分支指令信息，使用分支指令信息进行加权计算并根据加权结果判断预测分支指令是否跳转，同时，更新分支指令信息的历史记录和权重，并将预测信息返回给取指模块进行双向取指，分支预测中各类别指令的修正信息由出局模块发送。本发明基于异步电路设计，通过引入基于感知机的动态分支预测方法和双向取址机制，提升了复杂和动态的分支模式中指令处理速度与预测精度并降低功耗。
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公开(公告)号：CN119440628A
公开(公告)日：2025-02-14
申请号：CN202510044480.X
申请日：2025-01-11
Applicant: 兰州大学
IPC: G06F9/30 , G06F9/318 , G06F9/38 , G06F1/3234
Abstract: 本发明公开了一种压缩与非压缩指令集的并行处理模块、方法及异步电路，首先将混合指令存入缓冲区Buffer1模块中，然后通过mixedInstrDivsion模块分离出压缩指令与非压缩指令，将分离出的非压缩指令直接存入缓冲区Buffer2模块中，分离出的压缩指令通过mixInstrProcess模块进行扩展，一轮并行完成对4条压缩指令的扩展，最后将扩展后的非压缩指令存入缓冲区Buffer2模块中，供译码模块使用。通过采用并行化处理方法使得在同等时间段内划分和扩展出更多指令，提升超标量处理器中压缩处理阶段的指令处理速度，整体阶段实现多条指令并行执行，提高处理器的性能。本发明的并行处理模块采用BBD型异步电路实现，不仅避免了时钟问题，而且能够大幅度地降低功耗。
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