公开(公告)号：CN115618183A

公开(公告)日：2023-01-17

申请号：CN202211251604.4

申请日：2022-10-13

Applicant: 兰州大学

Inventor： 何安平 ,  刁文麒 ,  孙若云 ,  张鸿锐

IPC: G06F17/16 ,  G06F7/523 ,  G06F18/22

Abstract: 本发明公开了一种稀疏矩阵压缩和数据匹配方法及装置。本发明方法包括：稀疏矩阵压缩：将矩阵数据元素的左矩阵进行行压缩、右矩阵进行列压缩，将压缩后的左矩阵以压缩后的列为单位写入SRAM，得到A矩阵数据，将压缩后的右矩阵以压缩后的行为单位写入SRAM，得到B矩阵数据；数据匹配：将A矩阵数据的第一个数据和B矩阵数据进行匹配，A的列号等于B的行号视为匹配成功，否则将根据列号和行号的比较结果决定是否重新接收A、B数据，未匹配上的数据直接被覆盖，匹配成功则重新接收B矩阵数据后再次进行上述匹配过程，以使A矩阵数据与B矩阵数据两两送入PE单元进行计算。本发明简化了数据匹配操作复杂度，便于硬件实现，并且实现了最优的输入数据复用，减少数据访存量。

公开(公告)号：CN115691609A

公开(公告)日：2023-02-03

申请号：CN202211251551.6

申请日：2022-10-13

Applicant: 兰州大学

Inventor： 何安平 ,  刁文麒 ,  孙若云 ,  张鸿锐

IPC: G11C11/413 ,  G11C7/22 ,  G06F30/398

Abstract: 本发明公开了一种基于事件驱动型电路设计的异步存储单元及方法。本发明存储单元包括多片SRAM、SRAM_Top模块以及SRAM_Control模块；其中，SRAM_Control模块，用于接收外部数据以及地址信息，同时接收各种读写事件请求信号并产生相应的读写使能信号与异步脉冲触发信号；SRAM_Top模块，用于将数据、地址、读写使能信号与异步脉冲触发信号传输给多片SRAM以触发SRAM的读写操作。本发明存储方法与上述存储单元对应。本发明保证了异步稀疏矩阵加速器实现机制上的统一性，避免使用同异步接口进行数据访存，同时又避免了同步时钟电路设计的弊端，降低了整个系统的动态功耗，并且提高了数据访存的并行度，避免了对SRAM多次例化导致的硬件资源浪费，达到了提高系统整体性能的目标。

公开(公告)号：CN115617305A

公开(公告)日：2023-01-17

申请号：CN202211251534.2

申请日：2022-10-13

Applicant: 兰州大学

Inventor： 何安平 ,  刁文麒 ,  张鸿锐 ,  孙若云

IPC: G06F7/523 ,  G06F17/16 ,  G06F30/398 ,  G06F30/396

Abstract: 本发明公开了一种基于事件驱动型电路设计的异步稀疏矩阵外积乘法器。本发明乘法器采取数据与存储单元地址明确关联的合并策略，将矩阵数据地址索引映射到存储模块相应地址，索引相同则代表存储位置相同，也即需要完成合并操作，该策略保证了数据合并过程的确定性，且避免了复杂的排序操作；此外，本发明乘法器使用的事件驱动型无时钟电路来说，由于电路中没有时钟的存在，且通过异步控制器控制数据传输，能够有效缓解同步电路所带来的一些问题，同时还具有低功耗、高适应性以及一定的抗电磁干扰能力的特性，故可以应对需要超低功耗的处理场景。