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公开(公告)号：CN119440628B
公开(公告)日：2025-03-28
申请号：CN202510044480.X
申请日：2025-01-11
Applicant: 兰州大学
IPC: G06F9/30 , G06F9/318 , G06F9/38 , G06F1/3234
Abstract: 本发明公开了一种压缩与非压缩指令集的并行处理模块、方法及异步电路，首先将混合指令存入缓冲区Buffer1模块中，然后通过mixedInstrDivsion模块分离出压缩指令与非压缩指令，将分离出的非压缩指令直接存入缓冲区Buffer2模块中，分离出的压缩指令通过mixInstrProcess模块进行扩展，一轮并行完成对4条压缩指令的扩展，最后将扩展后的非压缩指令存入缓冲区Buffer2模块中，供译码模块使用。通过采用并行化处理方法使得在同等时间段内划分和扩展出更多指令，提升超标量处理器中压缩处理阶段的指令处理速度，整体阶段实现多条指令并行执行，提高处理器的性能。本发明的并行处理模块采用BBD型异步电路实现，不仅避免了时钟问题，而且能够大幅度地降低功耗。
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公开(公告)号：CN115857873B
公开(公告)日：2023-05-09
申请号：CN202310075606.0
申请日：2023-02-07
Applicant: 兰州大学
IPC: G06F7/523
Abstract: 本发明公开了一种乘法器、乘法计算方法、处理系统及存储介质，通过移位操作，将乘法器的部分积计算粒度细化，将移位过程中相互无影响的部分积进行拼接操作，避免使用了加法器，极大地提升了计算速度，进而提高了芯片的运行速度；将低32位结果与高32位结果作为两个输出分别进行计算。在仅仅需要低32位结果时，不必对全部部分积进行运算，只需要同低32位结果相关的部分积参与运算，提高了计算速度，降低了计算能耗。
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公开(公告)号：CN115857873A
公开(公告)日：2023-03-28
申请号：CN202310075606.0
申请日：2023-02-07
Applicant: 湖南三安半导体有限责任公司 , 兰州大学
IPC: G06F7/523
Abstract: 本发明公开了一种乘法器、乘法计算方法、处理系统及存储介质，通过移位操作，将乘法器的部分积计算粒度细化，将移位过程中相互无影响的部分积进行拼接操作，避免使用了加法器，极大地提升了计算速度，进而提高了芯片的运行速度；将低32位结果与高32位结果作为两个输出分别进行计算。在仅仅需要低32位结果时，不必对全部部分积进行运算，只需要同低32位结果相关的部分积参与运算，提高了计算速度，降低了计算能耗。
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公开(公告)号：CN115691609A
公开(公告)日：2023-02-03
申请号：CN202211251551.6
申请日：2022-10-13
Applicant: 兰州大学
IPC: G11C11/413 , G11C7/22 , G06F30/398
Abstract: 本发明公开了一种基于事件驱动型电路设计的异步存储单元及方法。本发明存储单元包括多片SRAM、SRAM_Top模块以及SRAM_Control模块；其中，SRAM_Control模块，用于接收外部数据以及地址信息，同时接收各种读写事件请求信号并产生相应的读写使能信号与异步脉冲触发信号；SRAM_Top模块，用于将数据、地址、读写使能信号与异步脉冲触发信号传输给多片SRAM以触发SRAM的读写操作。本发明存储方法与上述存储单元对应。本发明保证了异步稀疏矩阵加速器实现机制上的统一性，避免使用同异步接口进行数据访存，同时又避免了同步时钟电路设计的弊端，降低了整个系统的动态功耗，并且提高了数据访存的并行度，避免了对SRAM多次例化导致的硬件资源浪费，达到了提高系统整体性能的目标。
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公开(公告)号：CN107332789A
公开(公告)日：2017-11-07
申请号：CN201710624576.9
申请日：2017-07-27
Applicant: 兰州大学
IPC: H04L12/911 , H04L12/933 , H04L12/937
CPC classification number: H04L47/70 , H04L49/109 , H04L49/254
Abstract: 本发明公开了一种基于click控制器的全异步人工神经元网络的通讯方法，该方法通过二级的微流水控制模块对整个模块进行管控，二级微流水控制模块为一条异步微流水线控制模块对交换节点模块中的数据流通进行控制；一级微流水控制模块中包含五条同构的异步微流水线，每条微流水线的fire_0～fire_3对四级缓冲数据流通进行控制，fire_4，fire_6，fire_8对仲裁器的数据流通进行控制，fire_5，fire_7作为仲裁器优先级跳变的触发信号。本发明通过全异步微流水控制的通讯方法，使通讯过程中无时钟信号，减少等待时间，加快运行速度，提高运算速度，从而提高基于click控制器的全异步人工神经元网络芯片的通讯电路数据流通速率；该方法具有路径可预计性，性能稳定。
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Patent Agency Ranking
公开(公告)号：CN119127316B
公开(公告)日：2025-02-28
申请号：CN202411628890.0
申请日：2024-11-14
Applicant: 兰州大学
Abstract: 本发明公开了一种基于锁机制处理异步流水线控制冒险的方法，处理器采用三级流水处理器，其外设的中断通过片上网络将中断信息传输至数据处理中心，处理器核通过数据处理中心与片上网络进行数据交换，处理器核中指令预取和译码之间、译码和执行之间、以及执行和访存之间均设置锁寄存器，第一级锁寄存器的结果基于click异步控制器实现，其输入端经过异或之后与pmt信号相与；其它级锁寄存器采用分支结构，当流水线中剩余指令执行完后，保存现场，之后打开全部的锁，此时提前取到的指令将正常进入译码阶段。本发明采用异步无时钟电路设计，避免了时钟偏斜等问题，既不影响流水线中正常的指令又节约了取值的时间，具有低功耗和高性能的潜力。
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公开(公告)号：CN119322604A
公开(公告)日：2025-01-17
申请号：CN202411871446.1
申请日：2024-12-18
Applicant: 兰州大学
Abstract: 本发明公开了一种异步CIOS模乘算法及异步模乘架构，将CIOS模乘算法中对j的三个小循环进行合并，省去对j的前两个小循环的数据暂存，对j的第三个小循环的计算融合在对j的第二个小循环计算后的第二级流水中，形成两级流水线，对j的第一个小循环执行完第一轮计算后，对j的第二个小循环开始第一轮计算并完成对j的第三个小循环的赋值，同时，对j的第一个小循环开始执行第二轮计算，以此类推；CIOS模乘算法中对i的大环路内部计算的流水线通过异步电路完成并行计算。异步微流水线包括FIFO、Fork和Merge三种基本结构。本发明将CIOS模乘算法的环路进行合并，利用异步电路实现了大环路内部计算的流水线并行计算，减小计算面积的同时提高了计算速度。
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公开(公告)号：CN115509988A
公开(公告)日：2022-12-23
申请号：CN202211214465.8
申请日：2022-09-30
Applicant: 兰州大学
IPC: G06F15/78 , G06F1/3237 , G06F13/42 , H04L12/54 , H04W84/12
Abstract: 本发明公开了一种基于异步机制的Lamoeba芯片架构与运行时重构机制方法，该方法以异步可重构Lamoeba芯片与以时间为代价的重构算法机制相结合，异步机制的Lamoeba芯片为可重构计算提供硬件基础，Lamoeba芯片采用片上mesh NoC的通信架构进行网络上数据的传输与通信，网络采用2D‑mesh的拓扑结构，该网络中挂载不同类型的计算模块，结合单片机中的微处理器，进行软件编程、路由地址配置，以完成相应算法的计算；重构算法对网络中不同路径下数据运算时间、路由时间和仲裁时间进行计算，以找到时间最短的分配方式来进行算法的映射，改变对算法中计算模块到硬件资源上的部署。本发明具有通用计算灵活、专用计算高、无时钟低功耗以及能避免同步电路中时钟带来的各种问题的优势。
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公开(公告)号：CN119989998A
公开(公告)日：2025-05-13
申请号：CN202510466830.1
申请日：2025-04-15
Applicant: 兰州大学
Abstract: 本发明公开了一种基于“发送‑中继‑接收”结构的异步微流水线结构，包括异步控制组件，所述异步控制组件包括发送者(Sender)、中继者(Relay)、接收者(Receiver)或允许中继者(PmtRelay)中的一种或多种，Sender包括触发器、反相器和延时模块；Relay由异或门、同或门、与门、D触发器、反相器、延时模块组成，基于Click异步控制器实现；Receiver包括触发器；PmtRelay在Click控制器中增加pmt控制机制；所述异步控制组件为Fifo、PmtFifo、Selector、Splitter、WaitMerge、MutexMerge中的一种，由一种或多种所述异步控制组件搭建异步微流水线结构。本发明的异步微流水结构，提供了细粒度的控制，利用事件流动来带动控制，采用统一的控制链模板，在设计上更加直白简单，该结构更加关注事件信号的延迟和生成条件，设计过程更加灵活高效。
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公开(公告)号：CN119322604B
公开(公告)日：2025-04-11
申请号：CN202411871446.1
申请日：2024-12-18
Applicant: 兰州大学
Abstract: 本发明公开了一种异步CIOS模乘算法及异步模乘架构，将CIOS模乘算法中对j的三个小循环进行合并，省去对j的前两个小循环的数据暂存，对j的第三个小循环的计算融合在对j的第二个小循环计算后的第二级流水中，形成两级流水线，对j的第一个小循环执行完第一轮计算后，对j的第二个小循环开始第一轮计算并完成对j的第三个小循环的赋值，同时，对j的第一个小循环开始执行第二轮计算，以此类推；CIOS模乘算法中对i的大环路内部计算的流水线通过异步电路完成并行计算。异步微流水线包括FIFO、Fork和Merge三种基本结构。本发明将CIOS模乘算法的环路进行合并，利用异步电路实现了大环路内部计算的流水线并行计算，减小计算面积的同时提高了计算速度。
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