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公开(公告)号：CN119294323B
公开(公告)日：2025-03-04
申请号：CN202411816914.5
申请日：2024-12-11
Applicant: 兰州大学
IPC: G06F30/3312 , G06F12/02 , G06F12/0875
Abstract: 本发明公开了一种基于事件驱动型电路的异步FIFO及其数据处理方法，异步FIFO包括：双端口RAM模块、写指针/读指针自增模块、写指针/读指针的格雷码转换模块、写满或读空判断模块、两级寄存器以及写/读控制通路，写/读控制通路的启动信号是写/读请求事件，启动后产生脉冲信号驱动寄存器采样，并将数据传输到写满或者读空判断模块；完成一次数据写入/读出后产生相应的写/读应答信号。进行写操作时将输入数据和写请求事件信号相绑定共同输入FIFO，进行读操作时仅将读请求事件输入FIFO。本发明采用事件驱动型电路设计方法，电路中不依靠时钟信号，而是通过请求和应答的握手信号驱动电路进行工作，解决了异步FIFO对事件驱动型电路的适配问题。
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公开(公告)号：CN119294323A
公开(公告)日：2025-01-10
申请号：CN202411816914.5
申请日：2024-12-11
Applicant: 兰州大学
IPC: G06F30/3312 , G06F12/02 , G06F12/0875
Abstract: 本发明公开了一种基于事件驱动型电路的异步FIFO及其数据处理方法，异步FIFO包括：双端口RAM模块、写指针/读指针自增模块、写指针/读指针的格雷码转换模块、写满或读空判断模块、两级寄存器以及写/读控制通路，写/读控制通路的启动信号是写/读请求事件，启动后产生脉冲信号驱动寄存器采样，并将数据传输到写满或者读空判断模块；完成一次数据写入/读出后产生相应的写/读应答信号。进行写操作时将输入数据和写请求事件信号相绑定共同输入FIFO，进行读操作时仅将读请求事件输入FIFO。本发明采用事件驱动型电路设计方法，电路中不依靠时钟信号，而是通过请求和应答的握手信号驱动电路进行工作，解决了异步FIFO对事件驱动型电路的适配问题。
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公开(公告)号：CN119127316A
公开(公告)日：2024-12-13
申请号：CN202411628890.0
申请日：2024-11-14
Applicant: 兰州大学
Abstract: 本发明公开了一种基于锁机制处理异步流水线控制冒险的方法，处理器采用三级流水处理器，其外设的中断通过片上网络将中断信息传输至数据处理中心，处理器核通过数据处理中心与片上网络进行数据交换，处理器核中指令预取和译码之间、译码和执行之间、以及执行和访存之间均设置锁寄存器，第一级锁寄存器的结果基于click异步控制器实现，其输入端经过异或之后与pmt信号相与；其它级锁寄存器采用分支结构，当流水线中剩余指令执行完后，保存现场，之后打开全部的锁，此时提前取到的指令将正常进入译码阶段。本发明采用异步无时钟电路设计，避免了时钟偏斜等问题，既不影响流水线中正常的指令又节约了取值的时间，具有低功耗和高性能的潜力。
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公开(公告)号：CN119127316B
公开(公告)日：2025-02-28
申请号：CN202411628890.0
申请日：2024-11-14
Applicant: 兰州大学
Abstract: 本发明公开了一种基于锁机制处理异步流水线控制冒险的方法，处理器采用三级流水处理器，其外设的中断通过片上网络将中断信息传输至数据处理中心，处理器核通过数据处理中心与片上网络进行数据交换，处理器核中指令预取和译码之间、译码和执行之间、以及执行和访存之间均设置锁寄存器，第一级锁寄存器的结果基于click异步控制器实现，其输入端经过异或之后与pmt信号相与；其它级锁寄存器采用分支结构，当流水线中剩余指令执行完后，保存现场，之后打开全部的锁，此时提前取到的指令将正常进入译码阶段。本发明采用异步无时钟电路设计，避免了时钟偏斜等问题，既不影响流水线中正常的指令又节约了取值的时间，具有低功耗和高性能的潜力。
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