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公开(公告)号：CN115985380A
公开(公告)日：2023-04-18
申请号：CN202310261551.2
申请日：2023-03-17
Applicant: 之江实验室
Abstract: 本发明公开了一种基于数字电路控制的FeFET阵列数据校验方法，该方法通过构建m*n个铁电晶体管FeFET组成的存储阵列及其外围电路铁电晶体管FeFET阵列，再根据权重数据存储缓存中的数据设计出校验码编码规则，然后利用数字电路完成校验码的生成及读写控制；实现计算前校验及测试阶段校验两种校验方式，以达到计算前快速校验及坏点确定的目标。本发明能够有效地降低存储在FeFET阵列中数据校验过程的数据读取时间、功耗和数据，将FeFET阵列存内计算的特性发挥出来。
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公开(公告)号：CN114024546A
公开(公告)日：2022-02-08
申请号：CN202210021493.1
申请日：2022-01-10
Applicant: 之江实验室
IPC: H03K19/082 , H03K19/20 , H03K19/21
Abstract: 本发明公开了一种基于存算一体晶体管的布尔逻辑实现方法、单元及电路，该方法利用存算一体晶体管特性及其读写方式实现；其基本单元由拉电阻与阈值电压可受外界物理场调控的存算一体晶体管组成；所述基本单元中拉电阻与晶体管串联且晶体管栅极独立；所述基本单元可通过不同的电压配置方式及简单的单元级联与组合在存储数据的基础上实现十六种布尔逻辑运算。本发明可利用比传统的CMOS晶体管更少的晶体管数量实现多种逻辑运算，极大优化了电路设计面积并有效解决了存储单元与数据单元之间因数据搬运带来的功耗和时延问题。
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公开(公告)号：CN117348892A
公开(公告)日：2024-01-05
申请号：CN202311209512.4
申请日：2023-09-18
Applicant: 之江实验室
Abstract: 本申请提供了一种类人五感阵列传感器信号读出方法与装置，所述方法包括：五感阵列传感器获取待测量的物理信息并转换为传感电信号，通过行扫描模块逐行扫描读取，多路复用模块实现每行输出电信号的多路复用，输出经由模拟信号调理和模数转换后，由中央处理模块接收，执行解码、存储、处理，并将经处理的传感电信号传输至存算一体模块；存算一体模块，同时存储与计算经处理的传感电信号，得到最终的处理结果。采用本方法与装置，能够极大地压缩系统体积及成本，在一个面积只有约A4大小的硬件平台上实现了对K*K级模拟传感阵列信号的列并行读出；同时突破了传统冯·诺依曼架构的内存墙和功耗墙问题，以更低的功耗，实现了更优秀的算法硬件加速。
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公开(公告)号：CN116863936A
公开(公告)日：2023-10-10
申请号：CN202311130282.2
申请日：2023-09-04
Applicant: 之江实验室
Abstract: 本发明公开了一种基于FeFET存算一体阵列的语音识别方法，所述方法包括：获取并预处理待识别的语音信号，得到第一矩阵；对预先训练好的语音识别网络进行拆分，将拆分后的语音识别网络部署在FeFET阵列上；将第一矩阵输入至FeFET阵列，得到第一结果；利用FeFET阵列基于归一化指数函数对第一结果进行处理，得到第二结果；根据第二结果判断语音信号对应的识别类型结果。本发明方法利用FeFET存算一体阵列同时具备存储和计算功能的特性，语音识别网络中的部分卷积运算拆分部署在阵列上，提高了运算速度，降低了运算所需的功耗，节省了硬件资源开销，并具有较好语音识别效果。
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Patent Agency Ranking
公开(公告)号：CN116017986B
公开(公告)日：2023-08-15
申请号：CN202310093328.1
申请日：2023-01-17
Applicant: 之江实验室
Abstract: 本申请涉及一种逻辑门电路，包括：上拉电阻和铁电晶体管，铁电晶体管内部由上至下依次设置有主栅极、沟道和背栅极，其中，沟道的两端分别设置有源极和漏极，主栅极和沟道之间由上至下依次设置有铁电层和界面层，沟道和背栅极之间由上至下依次设置有阻绝氧化层、电荷俘获层和隧穿氧化层；上拉电阻与漏极连接。通过本申请，解决了相关技术中逻辑门电路工作能耗高的问题，降低了逻辑门电路的工作能耗。
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公开(公告)号：CN115964333B
公开(公告)日：2023-06-09
申请号：CN202310259598.5
申请日：2023-03-17
Applicant: 之江实验室
Abstract: 本发明公开了一种基于FPGA主控的多芯片神经网络算法的通信方法，通过对原始数据帧、状态帧、分层数据帧、分层权重帧、计算结果帧、分层数据请求帧、分层权重请求帧、计算结果请求帧、运行状态请求帧的设计，再根据发送及接收过程的调度，完成基于神经网络算法的图片处理。本发明保证了基于神经网络算法多层数据结构、多种数据类型的通信，并准确调度多芯片系统中主控及各芯片所需数据的发送、接收，以及发出数据请求命令；在接收、发送及芯片运行状态及发生的错误及错误类型进行反馈方面扮演了非常积极的角色。
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公开(公告)号：CN116017986A
公开(公告)日：2023-04-25
申请号：CN202310093328.1
申请日：2023-01-17
Applicant: 之江实验室
Abstract: 本申请涉及一种逻辑门电路，包括：上拉电阻和铁电晶体管，铁电晶体管内部由上至下依次设置有主栅极、沟道和背栅极，其中，沟道的两端分别设置有源极和漏极，主栅极和沟道之间由上至下依次设置有铁电层和界面层，沟道和背栅极之间由上至下依次设置有阻绝氧化层、电荷俘获层和隧穿氧化层；上拉电阻与漏极连接。通过本申请，解决了相关技术中逻辑门电路工作能耗高的问题，降低了逻辑门电路的工作能耗。
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公开(公告)号：CN115964333A
公开(公告)日：2023-04-14
申请号：CN202310259598.5
申请日：2023-03-17
Applicant: 之江实验室
Abstract: 本发明公开了一种基于FPGA主控的多芯片神经网络算法的通信方法，通过对原始数据帧、状态帧、分层数据帧、分层权重帧、计算结果帧、分层数据请求帧、分层权重请求帧、计算结果请求帧、运行状态请求帧的设计，再根据发送及接收过程的调度，完成基于神经网络算法的图片处理。本发明保证了基于神经网络算法多层数据结构、多种数据类型的通信，并准确调度多芯片系统中主控及各芯片所需数据的发送、接收，以及发出数据请求命令；在接收、发送及芯片运行状态及发生的错误及错误类型进行反馈方面扮演了非常积极的角色。
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公开(公告)号：CN115113846B
公开(公告)日：2022-12-06
申请号：CN202211053864.0
申请日：2022-08-31
Applicant: 之江实验室
Abstract: 本发明公开了一种全加器电路和多位全加器，在该全加器电路中，存内计算场效应晶体管存储数据并根据不同的输入信号对晶体管内数据及被加载数据执行逻辑运算，通过存内计算场效应晶体管特性及其读写方式，以极少的晶体管实现了低面积全加器电路。所述全加器电路结构简单，极大降低了全加器电路面积和复杂度，相较于传统CMOS实现的全加器电路节省了19个晶体管。
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