公开(公告)号：CN114024546A

公开(公告)日：2022-02-08

申请号：CN202210021493.1

申请日：2022-01-10

Applicant: 之江实验室

Inventor： 顾佳妮 ,  王国生 ,  陈冰 ,  玉虓 ,  金成吉 ,  韩根全

IPC: H03K19/082 ,  H03K19/20 ,  H03K19/21

Abstract: 本发明公开了一种基于存算一体晶体管的布尔逻辑实现方法、单元及电路，该方法利用存算一体晶体管特性及其读写方式实现；其基本单元由拉电阻与阈值电压可受外界物理场调控的存算一体晶体管组成；所述基本单元中拉电阻与晶体管串联且晶体管栅极独立；所述基本单元可通过不同的电压配置方式及简单的单元级联与组合在存储数据的基础上实现十六种布尔逻辑运算。本发明可利用比传统的CMOS晶体管更少的晶体管数量实现多种逻辑运算，极大优化了电路设计面积并有效解决了存储单元与数据单元之间因数据搬运带来的功耗和时延问题。

公开(公告)号：CN114024546B

公开(公告)日：2022-05-10

申请号：CN202210021493.1

申请日：2022-01-10

Applicant: 之江实验室

Inventor： 顾佳妮 ,  王国生 ,  陈冰 ,  玉虓 ,  金成吉 ,  韩根全

IPC: H03K19/082 ,  H03K19/20 ,  H03K19/21

Abstract: 本发明公开了一种基于存算一体晶体管的布尔逻辑实现方法、单元及电路，该方法利用存算一体晶体管特性及其读写方式实现；其基本单元由拉电阻与阈值电压可受外界物理场调控的存算一体晶体管组成；所述基本单元中拉电阻与晶体管串联且晶体管栅极独立；所述基本单元可通过不同的电压配置方式及简单的单元级联与组合在存储数据的基础上实现十六种布尔逻辑运算。本发明可利用比传统的CMOS晶体管更少的晶体管数量实现多种逻辑运算，极大优化了电路设计面积并有效解决了存储单元与数据单元之间因数据搬运带来的功耗和时延问题。