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公开(公告)号：CN116456093B
公开(公告)日：2024-02-09
申请号：CN202310364151.4
申请日：2023-03-31
Applicant: 之江实验室
IPC: H04N19/149
Abstract: 本发明公开了一种基于Zynq的图像帧率可控模拟器和方法，所述模拟器包括存储器、Zynq芯片和内存；所述Zynq芯片包括PS和PL；所述存储器，用来为PS提供图像数据；所述PS，用来读取存储器中的图像数据，并将所述图像数据存储在内存中；所述PL，用来控制图像的帧率，根据所需帧率，将内存中的数据进行读取以及输出。本发明采用zynq芯片，zynq芯片内部集成了cpu和FPGA，减少片外互联之间的链路不稳定性，更具有可靠性，更加小型化，轻量化，便于携带，降低开发难度，增加了扩展数据库的功能。
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公开(公告)号：CN116863936A
公开(公告)日：2023-10-10
申请号：CN202311130282.2
申请日：2023-09-04
Applicant: 之江实验室
Abstract: 本发明公开了一种基于FeFET存算一体阵列的语音识别方法，所述方法包括：获取并预处理待识别的语音信号，得到第一矩阵；对预先训练好的语音识别网络进行拆分，将拆分后的语音识别网络部署在FeFET阵列上；将第一矩阵输入至FeFET阵列，得到第一结果；利用FeFET阵列基于归一化指数函数对第一结果进行处理，得到第二结果；根据第二结果判断语音信号对应的识别类型结果。本发明方法利用FeFET存算一体阵列同时具备存储和计算功能的特性，语音识别网络中的部分卷积运算拆分部署在阵列上，提高了运算速度，降低了运算所需的功耗，节省了硬件资源开销，并具有较好语音识别效果。
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公开(公告)号：CN116489361B
公开(公告)日：2023-09-26
申请号：CN202310744995.1
申请日：2023-06-25
Applicant: 之江实验室
IPC: H04N19/146 , H04N19/70
Abstract: 本发明公开了一种基于FPGA的JPEG编码码流控制方法和装置，该方法基于FPGA实现JPEG图像编码，同时根据编码码流大小和输出带宽大小，通过调节编码参数实时调节JPEG编码器输出码流；首先确定输入图像分辨率、帧率、输入模式、量化位宽、压缩质量系数、编码输出模式、输出带宽限制、优化策略和优化模式；然后在配置参数发生改变时，根据输入参数对图像进行优化；再对输入图像进行JPEG编码压缩；最后根据输出带宽限制和编码压缩后图像的编码大小调节优化系数。本发明采用流水线设计，处理延迟低，适配灰度图和彩色图，根据输出带宽实时调节编码器，在保证图像大小满足带宽的前提下，保证编码质量，提高了输出带宽的利用率。
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公开(公告)号：CN115964333B
公开(公告)日：2023-06-09
申请号：CN202310259598.5
申请日：2023-03-17
Applicant: 之江实验室
Abstract: 本发明公开了一种基于FPGA主控的多芯片神经网络算法的通信方法，通过对原始数据帧、状态帧、分层数据帧、分层权重帧、计算结果帧、分层数据请求帧、分层权重请求帧、计算结果请求帧、运行状态请求帧的设计，再根据发送及接收过程的调度，完成基于神经网络算法的图片处理。本发明保证了基于神经网络算法多层数据结构、多种数据类型的通信，并准确调度多芯片系统中主控及各芯片所需数据的发送、接收，以及发出数据请求命令；在接收、发送及芯片运行状态及发生的错误及错误类型进行反馈方面扮演了非常积极的角色。
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公开(公告)号：CN115964333A
公开(公告)日：2023-04-14
申请号：CN202310259598.5
申请日：2023-03-17
Applicant: 之江实验室
Abstract: 本发明公开了一种基于FPGA主控的多芯片神经网络算法的通信方法，通过对原始数据帧、状态帧、分层数据帧、分层权重帧、计算结果帧、分层数据请求帧、分层权重请求帧、计算结果请求帧、运行状态请求帧的设计，再根据发送及接收过程的调度，完成基于神经网络算法的图片处理。本发明保证了基于神经网络算法多层数据结构、多种数据类型的通信，并准确调度多芯片系统中主控及各芯片所需数据的发送、接收，以及发出数据请求命令；在接收、发送及芯片运行状态及发生的错误及错误类型进行反馈方面扮演了非常积极的角色。
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Patent Agency Ranking
公开(公告)号：CN117037871B
公开(公告)日：2024-02-27
申请号：CN202311298426.5
申请日：2023-10-09
Applicant: 之江实验室
IPC: G11C11/22
Abstract: 本申请涉及一种存内计算结果的读出电路、读出方法及存储器，该电路包括依次连接的钳位电路、电流镜电路、放大电路以及模数转换电路，钳位电路、电流镜电路与铁电存储阵列的位线连接，模数转换电路与控制器连接；钳位电路用于将位线的电压锁定为预设电压；电流镜电路用于基于预设电压对位线的电流进行采样，并转换为对应的采样电压；放大电路用于放大采样电压；模数转换电路用于将放大处理后的采样电压进行模数转换，得到转换电压并发送至控制器，控制器基于转换电压得到对应的存内计算结果，解决了相关技术中存在的通过读取铁电存储阵列(56)对比文件黄江波;付炜;付志红.一种钳位电压源时域发射电路研究与设计.电子科技.2018,(06),31-35.
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公开(公告)号：CN116863490A
公开(公告)日：2023-10-10
申请号：CN202311130216.5
申请日：2023-09-04
Applicant: 之江实验室
IPC: G06V30/226 , G06V30/162 , G06V10/82 , G06N3/063 , G06N3/048 , G06N3/047
Abstract: 本发明公开了一种面向FeFET存储阵列的数字识别方法及硬件加速器，包括：状态机，用于控制数据预处理单元和二值神经网络计算模块；数据预处理单元，用于获取输入数据，并转换为二值数据，记为第一信号；二值神经网络计算模块，包括：第一全连接层模块，基于第一信号并根据权重、偏置计算每个神经元的输出信号；激活函数模块，用于对第一全连接层模块中每个神经元的输出信号经激励函数处理后，得到第二信号；第二全连接层模块，基于第二信号并根据权重、偏置计算每个神经元的输出信号；FeFET存储器，用于存储神经网络权重；数据输出单元，用于比较第二全连接层模块中每个神经元的输出信号，获取识别结果。
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公开(公告)号：CN116382617B
公开(公告)日：2023-08-29
申请号：CN202310669739.0
申请日：2023-06-07
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的带并行排序功能的奇异值分解加速器，包含外部DDR存储器、AXI接口、k份单边雅克比正交变换电路，2k份内部BRAM存储；k份单边雅克比正交变换计算电路并行生成范数α与β，并根据两者大小关系对旋转矩阵J进行分类处理，按轮询调度机制状态机执行第1轮到第k轮的单边雅克比计算，在第k+1轮到第n‑1轮时，除最后一对列向量范数α与β保持前述规则，其余列向量对范数值进行对调交换，且旋转矩阵J以其转置矩阵JT代替，经反复迭代直至收敛。本发明可实现奇异值分解过程对奇异值排序同步完成，消除单独排序处理所需的耗时，节省专门用于处理排序功能实现的硬件资源开销，显著提高硬件加速效果。
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公开(公告)号：CN116342394A
公开(公告)日：2023-06-27
申请号：CN202310618823.X
申请日：2023-05-30
Applicant: 之江实验室
IPC: G06T3/40
Abstract: 本发明公开了一种基于FPGA的实时图像去马赛克方法、装置和介质，该方法基于FPGA实现RAW域到RGB域的实时性转换，首先确定RAW域图像排列模式、图像分辨率大小、量化位宽、每个时钟输入像素点数和每个时钟输出像素点数；然后确定不同分量的插值模板；其次根据插值模板对图像进行行列流水线缓存获取待插值矩阵；再根据插值模板和待插值矩阵计算目标像素点缺失的通道分量；最后对插值结果进行转换处理输出。本发明采用流水线设计，处理延迟低，可利用像素间的相关信息提高插值质量，计算复杂度低，计算灵活，可灵活适配不同分辨率、不同量化位宽、不同RAW域排列模式、不同每个时钟输入像素点数和每个时钟输出像素点数的情况。
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公开(公告)号：CN115985380B
公开(公告)日：2023-06-20
申请号：CN202310261551.2
申请日：2023-03-17
Applicant: 之江实验室
Abstract: 本发明公开了一种基于数字电路控制的FeFET阵列数据校验方法，该方法通过构建m*n个铁电晶体管FeFET组成的存储阵列及其外围电路铁电晶体管FeFET阵列，再根据权重数据存储缓存中的数据设计出校验码编码规则，然后利用数字电路完成校验码的生成及读写控制；实现计算前校验及测试阶段校验两种校验方式，以达到计算前快速校验及坏点确定的目标。本发明能够有效地降低存储在FeFET阵列中数据校验过程的数据读取时间、功耗和数据，将FeFET阵列存内计算的特性发挥出来。
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