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公开(公告)号：CN117135965A
公开(公告)日：2023-11-28
申请号：CN202311212520.4
申请日：2023-09-19
Applicant: 之江实验室
IPC: H10K59/123 , H10K59/121 , H10K59/124 , H10K59/131 , H10K59/122
Abstract: 本申请涉及一种有机发光显示面板的背板结构，该结构通过在设置于薄膜晶体管基板上的有机显示层内设置辅助电极区域，辅助电极区域设在薄膜晶体管基板的基板辅助电极上方，在辅助电极区域内设有底切结构和边缘接触结构；其中，有机显示层的阴极层在低切结构内部与基板辅助电极搭接；阴极层还与有机显示层的阳极辅助电极的侧壁搭接，形成边缘接触结构，阳极辅助电极的底部与基板辅助电极搭接，从而使阴极层在底切结构和边缘接触结构处形成多处连接，不仅改善了由于阴极较薄而导致的IR Drop问题，并且避免因一种结构失效而导致IR Drop不能被改善的情况，解决了阴极与辅助电极搭接可靠性差的问题。
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公开(公告)号：CN116863490A
公开(公告)日：2023-10-10
申请号：CN202311130216.5
申请日：2023-09-04
Applicant: 之江实验室
IPC: G06V30/226 , G06V30/162 , G06V10/82 , G06N3/063 , G06N3/048 , G06N3/047
Abstract: 本发明公开了一种面向FeFET存储阵列的数字识别方法及硬件加速器，包括：状态机，用于控制数据预处理单元和二值神经网络计算模块；数据预处理单元，用于获取输入数据，并转换为二值数据，记为第一信号；二值神经网络计算模块，包括：第一全连接层模块，基于第一信号并根据权重、偏置计算每个神经元的输出信号；激活函数模块，用于对第一全连接层模块中每个神经元的输出信号经激励函数处理后，得到第二信号；第二全连接层模块，基于第二信号并根据权重、偏置计算每个神经元的输出信号；FeFET存储器，用于存储神经网络权重；数据输出单元，用于比较第二全连接层模块中每个神经元的输出信号，获取识别结果。
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公开(公告)号：CN116662730A
公开(公告)日：2023-08-29
申请号：CN202310960973.9
申请日：2023-08-02
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的Cholesky分解计算加速系统，该系统包括DDR存储器、AXI接口、基于FPGA实现的主体电路；基于FPGA实现的主体电路包括n块分布式RAM、n‑1个非对角线元素计算电路和1个对角线元素计算电路；系统还包括运算优化模块、对角线元素计算模块和非对角线元素计算模块；对角线元素计算模块和非对角线元素计算模块按照从左到右从上到下的顺序对输入的正定对称矩阵A执行Cholesky分解计算，直至最后一个元素ann分解计算完毕，并得到上三角矩阵R；最后通过AXI接口统一将所述上三角矩阵R输出并写回所述DDR存储器保存。该系统能够减少FPGA硬件资源的消耗，适应各种尺寸矩阵的Cholesky分解，并能够提升并行计算效率。
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公开(公告)号：CN116170601B
公开(公告)日：2023-07-11
申请号：CN202310451246.X
申请日：2023-04-25
Applicant: 之江实验室
IPC: H04N19/423 , H04N19/436 , H04N19/176
Abstract: 本发明公开一种基于四列列向量分块奇异值分解的图像压缩方法，该方法中待压缩图像以矩阵形式输入，每四列图像元素为一组进行平均分块，一列图像元素对应一列列向量，对每一块内的四列列向量进行两两组合，并分别计算各种组合对应的二阶范数以及单位向量内积，根据单位列向量内积大小，决定最终组合方式以及数据源头交换规则；并执行单边雅克比旋转计算操作；与列向量输入数据源头交换规则相一致，单边雅克比计算更新的结果输出也按照相应规则写回并覆盖原有的列向量数据。本发明可实现矩阵奇异值分解的图像压缩过程低效计算行为减少、收敛速度加快以及并行计算效率提升。
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公开(公告)号：CN116243885A
公开(公告)日：2023-06-09
申请号：CN202310536623.X
申请日：2023-05-12
Applicant: 之江实验室
IPC: G06F7/501 , H03K19/094 , H03K19/20
Abstract: 本说明书公开了一种全加器电路及多位全加器，可以通过将各场效应晶体管进行并联以及串联，从而组成构成全加器电路的异或电路、同或电路、求和电路、以及进位电路的电路结构设计，可以使得全加器电路所需的晶体管的数量减少，进而可以降低全加器电路的功耗，并提升了全加器电路的集成度。
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Patent Agency Ranking
公开(公告)号：CN115425965A
公开(公告)日：2022-12-02
申请号：CN202211366929.7
申请日：2022-11-03
Applicant: 之江实验室
IPC: H03K19/20 , G06F30/34 , G06F30/343
Abstract: 本说明书公开了一种可重构逻辑门电路及电路的控制方法，可以通过更改第一脉冲的频率、第二脉冲的方向，以及直流电压的大小等电学操作，使得可重构逻辑电路的逻辑状态在第一逻辑状态和第二逻辑状态之间进行切换，从而使得一个逻辑电路可以作为两种不同的逻辑电路使用，进而可以提高硬件资源的利用率，并降低了硬件设备的成本。
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公开(公告)号：CN115035128B
公开(公告)日：2022-11-08
申请号：CN202210953652.1
申请日：2022-08-10
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的图像重叠滑窗分割方法及系统，该方法根据原始输入图像的列大小和分割子图的尺寸，确定FPGA片内BRAM存储资源开销，利用FPGA片内各块BRAM并行缓存各分割子图的像素数据，当BRAM接收到的像素数据达到预设值或是分割子图最后一个像素写入到片内BRAM，则以突发连续写方式从片内BRAM写到片外DDR存储；对于横向重叠滑窗分割产生的重复数据，采用同步并行写入到当前分割子图及其相邻分割子图分别对应的片内BRAM；对于纵向滑窗分割产生的重复数据，采取片外DDR存储起始地址回退偏移加拼接的方法。本发明可解决图像分割过程中低效率的数据访问引起的耗时严重问题。
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公开(公告)号：CN114639729A
公开(公告)日：2022-06-17
申请号：CN202210533320.8
申请日：2022-05-17
Applicant: 之江实验室
IPC: H01L29/423 , H01L29/78
Abstract: 本发明公开了一种场效应晶体管、低功耗CMOS集成芯片、电路及设备。所述场效应晶体管其自下而上包括衬底、绝缘界面层、栅介质层、栅电极；所述衬底两边分别设有源极和漏极，所述栅介质层具有可移动离子。所述可移动离子在电场下的迁移会在界面处产生偶极子；所述偶极子在电场转向时发生反转，使得所述场效应晶体管具有负电容特性而能实现超陡峭亚阈值摆幅。本发明可以利用栅介质中可移动离子实现超陡峭亚阈值摆幅晶体管，这可用于低功耗CMOS集成芯片。
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公开(公告)号：CN114024546A
公开(公告)日：2022-02-08
申请号：CN202210021493.1
申请日：2022-01-10
Applicant: 之江实验室
IPC: H03K19/082 , H03K19/20 , H03K19/21
Abstract: 本发明公开了一种基于存算一体晶体管的布尔逻辑实现方法、单元及电路，该方法利用存算一体晶体管特性及其读写方式实现；其基本单元由拉电阻与阈值电压可受外界物理场调控的存算一体晶体管组成；所述基本单元中拉电阻与晶体管串联且晶体管栅极独立；所述基本单元可通过不同的电压配置方式及简单的单元级联与组合在存储数据的基础上实现十六种布尔逻辑运算。本发明可利用比传统的CMOS晶体管更少的晶体管数量实现多种逻辑运算，极大优化了电路设计面积并有效解决了存储单元与数据单元之间因数据搬运带来的功耗和时延问题。
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公开(公告)号：CN111443336A
公开(公告)日：2020-07-24
申请号：CN202010542067.3
申请日：2020-06-15
Applicant: 之江实验室
IPC: G01S7/35
Abstract: 本发明公开一种降低FMCW雷达系统数据传输吞吐量的方法，根据雷达系统探测范围内的目标，在预设较小的时间窗间隔内，其变化距离有限，存在空间局域性的特征，对应到距离维FFT，即1st FFT，即在频谱上对应目标频率值具有不变性。根据所关注的各物体目标在1st FFT分布情况，进行各频谱子带数字下变频处理，即先对ADC输出进行数字域NCO搬移，其次是抗混叠滤波处理，然后是相应的倍数抽取输出，从而达到降低整个雷达系统数据传输吞吐量的效果。
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