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公开(公告)号：CN106057891A
公开(公告)日：2016-10-26
申请号：CN201610197247.6
申请日：2016-03-31
Applicant: 三星电子株式会社
CPC classification number: H01L29/7849 , H01L27/0886 , H01L29/0649 , H01L29/1054 , H01L29/165 , H01L29/785 , H01L29/0603 , H01L29/0684 , H01L29/1025 , H01L29/1037
Abstract: 公开了一种半导体器件，该半导体器件包括：缓冲层，在基底上，缓冲层具有与基底的晶格常数不同的晶格常数；鳍状结构，从缓冲层向上突出；栅电极，横跨鳍状结构之上；包覆层，在鳍状结构的侧面并覆盖鳍状结构的顶表面和侧壁；以及界面层，在包覆层和鳍状结构之间，界面层包括与缓冲层相同的元素。
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公开(公告)号：CN110620150B
公开(公告)日：2024-08-16
申请号：CN201910412594.X
申请日：2019-05-17
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种半导体器件，包括：多个有源鳍，所述多个有源鳍在衬底上；栅电极，所述栅电极与所述多个有源鳍交叉；以及源/漏极区，所述源/漏极区在所述多个有源鳍上，并在所述栅电极的第一侧和第二侧延伸。所述源/漏极区包括在所述多个有源鳍中一些上的多个下外延层。所述多个下外延层包含具有第一浓度的锗(Ge)。上外延层在所述多个下外延层上并且包含具有高于所述第一浓度的第二浓度的锗。所述多个下外延层具有凸的上表面，并且在所述有源鳍之间彼此连接。
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公开(公告)号：CN118053894A
公开(公告)日：2024-05-17
申请号：CN202311492014.5
申请日：2023-11-09
Applicant: 三星电子株式会社
IPC: H01L29/04 , H01L29/10 , H01L29/78 , H01L27/088 , H01L21/8234
Abstract: 提供了一种半导体装置。所述半导体装置包括：有源图案，在基底上在第一方向上延伸；沟道层，布置在有源图案上；栅极结构，与有源图案交叉并且围绕所述多个沟道层，栅极结构在与第一方向交叉的第二方向上延伸；以及源极/漏极区，在栅极结构的两侧设置在有源图案上并且包括第一外延层和第二外延层，第一外延层连接到多个沟道层的侧表面中的每个，第二外延层设置在第一外延层上并且具有与第一外延层的组成不同的组成。所述多个沟道层的侧表面中的每个具有(111)晶面或(100)晶面。第一外延层在第二方向上延伸并且在第一方向上具有基本上恒定的第一厚度。
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公开(公告)号：CN116072678A
公开(公告)日：2023-05-05
申请号：CN202310119081.6
申请日：2017-06-20
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L29/78 , H01L29/06 , H01L21/8238
Abstract: 本发明公开了一种半导体器件，该半导体器件包括：包括第一区和第二区的衬底；鳍型有源区域，其在第一区和第二区的每个中在远离衬底的第一方向上延伸；平行于鳍型有源区域的上表面延伸并与鳍型有源区域的上表面间隔开的多个纳米片；栅极，其在交叉第一方向的第二方向上在鳍型有源区域之上延伸；栅极电介质层，其被插置在栅极与每个纳米片之间；第一区中包括的第一源极和漏极区以及第二区中包括的第二源极和漏极区；以及绝缘间隔物，其被插置在鳍型有源区域与纳米片之间，其中空气间隔物被插置在绝缘间隔物与第一源极和漏极区之间。
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公开(公告)号：CN109216460B
公开(公告)日：2022-06-21
申请号：CN201810688390.4
申请日：2018-06-28
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/165 , H01L29/04 , H01L21/336
Abstract: 提供了一种半导体器件，包括：在包括负沟道场效应晶体管(nFET)区域和正沟道场效应晶体管(pFET)区域的衬底上的鳍结构；在鳍结构上的栅极结构；以及与栅极结构相邻的源极/漏极结构，其中形成在nFET区域中的源极/漏极结构是包括浓度为大约1.8×1021/cm3或更高的n型杂质的外延层，在源极/漏极结构的外部分中包括硅(Si)和锗(Ge)，并且在源极/漏极结构的内部分中包括Si但不包括Ge，其中源极/漏极结构的与最上表面接触的倾斜表面与鳍结构的顶表面形成约54.7°的角度。
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Patent Agency Ranking
公开(公告)号：CN114122116A
公开(公告)日：2022-03-01
申请号：CN202110947599.X
申请日：2021-08-18
Applicant: 三星电子株式会社
Abstract: 公开了一种半导体装置，所述半导体装置包括：有源区，在基底上沿第一方向延伸；沟道层，在有源区上彼此竖直间隔开；栅极结构，沿第二方向延伸并且与有源区相交，栅极结构围绕沟道层；源区/漏区，位于有源区上并且与沟道层接触；以及接触插塞，连接到源区/漏区，其中，源区/漏区包括：第一外延层，位于沟道层的侧表面上并且包括第一杂质；第二外延层，位于第一外延层上并且包括第一杂质和第二杂质；以及第三外延层，位于第二外延层上并且包括第一杂质，并且在水平剖视图中，第二外延层包括具有在第一方向上的沿着第二方向增大的厚度的外围部分。
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公开(公告)号：CN108511525B
公开(公告)日：2021-08-03
申请号：CN201710748871.5
申请日：2017-08-28
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/10 , H01L29/417 , H01L29/423
Abstract: 本公开提供了半导体器件。一种半导体器件包括鳍型有源区、纳米片、栅极、源极/漏极区和绝缘间隔物。鳍型有源区从衬底突出并在第一方向上延伸。纳米片与鳍型有源区的上表面间隔开并包括沟道区。栅极在鳍型有源区之上。源极/漏极区连接到纳米片。绝缘间隔物在鳍型有源区上以及在纳米片之间。气隙基于绝缘间隔物的位置在绝缘间隔物与源极/漏极区之间。
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公开(公告)号：CN105321952A
公开(公告)日：2016-02-10
申请号：CN201510292330.7
申请日：2015-06-01
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247
Abstract: 提供了一种三维半导体存储装置及其制造方法，三维半导体存储装置包括：外围电路结构，位于基底上；水平有源层，位于外围电路结构上；堆叠件，设置在水平有源层上以包括多个电极；竖直结构，竖直地贯穿堆叠件；共源极区，位于堆叠件中的堆叠件之间并且在水平有源层中；以及提取区，在水平有源层中。水平有源层包括顺序地堆叠在外围电路结构上的第一有源半导体层、第二有源半导体层和第三有源半导体层。第一有源半导体层和第三有源半导体层分别掺杂有高杂质浓度和低杂质浓度，第二有源半导体层包括杂质扩散抑制材料。
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公开(公告)号：CN116895656A
公开(公告)日：2023-10-17
申请号：CN202310221219.3
申请日：2023-03-09
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 半导体装置包括：下图案，其在第一方向上延伸，并且在第二方向上从衬底突出；下绝缘图案，其位于下图案上，并且与下图案的上表面接触；沟道图案，其位于下绝缘图案上；多个栅极结构，其位于下图案上并且在第一方向上彼此间隔开，其中，多个栅极结构中的每一个包括栅电极和栅极绝缘膜；以及源极/漏极图案，其设置在下图案上，并且连接到沟道图案。源极/漏极图案的最下部的竖直水平低于下绝缘图案的底表面的竖直水平。栅电极在第二方向上与下绝缘图案重叠。
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公开(公告)号：CN109844688B
公开(公告)日：2023-09-26
申请号：CN201780065443.0
申请日：2017-11-16
Applicant: 三星电子株式会社
IPC: G06F1/3234 , H03F3/217 , G06F1/324 , G06F1/3206 , G06F1/3296 , G06F15/78
Abstract: 电子装置包括具有至少一个部件的片上系统(SoC)、存储器和功能性地连接至SoC和存储器的处理器。处理器配置成施加用于以特定频率驱动至少一个部件的默认电压。处理器还配置成确定是否存储有与对应于至少一个部件和特定频率的偏移电压有关的数据。处理器还配置成当存储有与偏移电压有关的数据时，向至少一个部件施加与默认电压不同的偏移电压。其他实施方式也是可能的。
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