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公开(公告)号：CN118262772A
公开(公告)日：2024-06-28
申请号：CN202311547317.2
申请日：2023-11-17
Applicant: 三星电子株式会社
IPC: G11C29/02 , G11C29/50 , G11C7/10 , G11C11/408 , G11C11/4093
Abstract: 公开了一种存储器件，包括：上拉驱动器，连接在电源电压和第一节点之间；T线圈电路，连接在第一节点和第二节点之间；外部电阻器；以及ZQ控制器，为对上拉驱动器执行ZQ校准操作。ZQ控制器包括：路径选择电路，选择第一节点和第二节点之中的一个节点；比较电路，将由路径选择电路选择的一个节点的电压与上拉参考电压进行比较，并输出比较结果；以及代码生成电路，基于比较结果来生成用于驱动上拉驱动器的上拉代码。当生成上拉代码时，外部电阻器连接在第二节点和地电压之间。
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公开(公告)号：CN110534140B
公开(公告)日：2023-08-29
申请号：CN201910339068.5
申请日：2019-04-25
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 公开了一种存储器装置、存储器系统和存储器装置的操作方法。一种存储器装置包括：驱动器，驱动与外部装置连接的数据线；内部ZQ管理器，产生内部ZQ开始信号；选择器，基于ZQ模式选择内部ZQ开始信号和来自外部装置的ZQ开始命令中的一个；ZQ校准引擎，通过响应于选择器的选择结果执行ZQ校准来产生ZQ码；以及ZQ码寄存器，响应于来自外部装置的ZQ锁存命令将ZQ码加载到驱动器上。
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公开(公告)号：CN115967380A
公开(公告)日：2023-04-14
申请号：CN202211222707.8
申请日：2022-10-08
Applicant: 三星电子株式会社
Abstract: 一种用于时钟信号的延迟电路，包括第一信号发生器、第一反相电路、第二信号发生器和第二反相电路。第一信号发生器被配置为基于延迟码生成多个第一开关信号。第一反相电路包括多个第一反相器，其分别响应于多个第一开关信号而选择性地开启，并且被配置为调节时钟信号的第一边沿和第二边沿两者的第一延迟时间。第二信号发生器被配置为基于占空比码生成多个第二开关信号。第二反相电路包括多个第二上拉单元和多个第二下拉单元，多个第二上拉单元中的相应的第二上拉单元或多个第二下拉单元中的相应的第二下拉单元响应于多个第二开关信号中的相应的第二开关信号而选择性地开启。第二反相电路被配置为调节时钟信号的第一边沿、第二边沿、或第一边沿和第二边沿两者的第二延迟时间。
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公开(公告)号：CN114637713A
公开(公告)日：2022-06-17
申请号：CN202111023215.1
申请日：2021-09-01
Applicant: 三星电子株式会社
Abstract: 提供了一种转译器件、一种测试系统和一种存储器系统。该转译器件包括：多个第一输入/输出(I/O)电路，基于脉冲幅度调制(PAM)‑M模式通过多个引脚分别发送和接收第一信号；第二I/O电路，基于PAM‑N模式通过一个或多个引脚发送和接收第二信号；以及转译电路，将第一信号转译为第二信号并将第二信号转译为第一信号。M和N是2或更大的不同整数。
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公开(公告)号：CN114078554A
公开(公告)日：2022-02-22
申请号：CN202110891702.3
申请日：2021-08-04
Applicant: 三星电子株式会社
Abstract: 提供了生成多电平信号的方法和基于多电平信号发送数据的方法。在生成具有彼此不同的三个或更多个电压电平中的一个电压电平的多电平信号的方法中，包括两个或更多个位的输入数据被接收。两个或更多个驱动路径中的至少一个驱动路径的驱动强度基于所述两个或更多个位被改变，使得输出数据信号在其期间从第一电压电平被转变为第二电压电平的第一转变时间被改变。作为多电平信号的输出数据信号被生成，使得输出数据信号的第一转变时间被改变，并且输出数据信号在其期间从第一电压电平被转变为与第二电压电平不同的第三电压电平的第二转变时间被保持。
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Patent Agency Ranking
公开(公告)号：CN117012247A
公开(公告)日：2023-11-07
申请号：CN202310489341.9
申请日：2023-05-04
Applicant: 三星电子株式会社
IPC: G11C11/4076 , G11C11/4078 , G11C29/02
Abstract: 提供一种半导体存储器件。所述半导体存储器件包括：数据时钟缓冲器，其从存储器控制器接收数据时钟信号并且输出一对差分输入信号；边沿延迟控制器，其基于控制代码来调节所述一对差分输入信号的占空比，并且输出一对经校正时钟信号；第一单位延迟路径电路，其基于所述一对经校正时钟信号来生成具有不同相位的四个输出时钟信号；上升沿多路选择器，其串行地输出与所述四个输出时钟信号中的每一个输出时钟信号的上升沿对应的数据；第二单位延迟路径电路，其基于所述一对经校正时钟信号来生成具有不同相位的四个副本时钟信号；以及正交误差校正电路检测器，其基于所述副本时钟信号来检测占空误差，并且输出控制代码。
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公开(公告)号：CN115412065A
公开(公告)日：2022-11-29
申请号：CN202210588615.5
申请日：2022-05-26
Applicant: 三星电子株式会社
Abstract: 提供了一种发射器电路、选择电路和操作选择电路的方法。发射器电路包括：时钟生成器，其被配置为生成具有不同相位的多个时钟信号；以及多个选择电路，其被配置为接收多个并行数据信号，以及基于多个时钟信号和接收的多个并行数据信号在输出节点输出串行数据信号。多个选择电路中的每一个包括：数据多路复用器，其被配置为基于多个并行数据信号中的接收到的一个和多个时钟信号生成多个数据选择信号；控制信号生成器，其被配置为基于多个数据选择信号生成第一控制信号和第二控制信号；以及输出驱动器，其连接至输出节点，并且被配置为：基于第一控制信号为输出节点预充电，或者基于第二控制信号将输出节点放电。
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公开(公告)号：CN115408325A
公开(公告)日：2022-11-29
申请号：CN202210550849.0
申请日：2022-05-18
Applicant: 三星电子株式会社
Abstract: 提供了一种接收并行信号并且响应于并行信号而输出串行信号的发送器电路及其操作方法。所述发送器电路可以包括：时钟生成器，其生成具有各自不同的相位的第一时钟信号；复用器，其包括选择电路，所述选择电路分别被配置为响应于第一时钟信号中的至少两个而将并行信号中的至少两个选择性地提供到输出节点；以及输出驱动器，其通过放大输出节点处的信号来生成串行信号。
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公开(公告)号：CN114155894A
公开(公告)日：2022-03-08
申请号：CN202111048370.9
申请日：2021-09-08
Applicant: 三星电子株式会社
IPC: G11C11/4076 , G11C7/22
Abstract: 提供的存储设备可以将脉冲幅度调制方法应用于数据(DQ)信号发送/接收，并且可以根据操作频率条件缩放DQ信号，从而提高数据传输性能并有效地改进功耗。存储设备包括存储单元阵列和数据输入/输出电路，数据输入/输出电路被配置为缩放包括从存储单元阵列读取的数据的DQ信号，并输出缩放DQ信号。数据输入/输出电路被配置为利用对应于操作频率条件的DQ参数基于n电平脉冲幅度调制(PAMn)(其中n是4或更大的整数)来缩放DQ信号并输出DQ信号。其他方面包括与存储设备通信的存储控制器，以及包括存储设备和存储控制器的存储系统。
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公开(公告)号：CN110534140A
公开(公告)日：2019-12-03
申请号：CN201910339068.5
申请日：2019-04-25
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 公开了一种存储器装置、存储器系统和存储器装置的操作方法。一种存储器装置包括：驱动器，驱动与外部装置连接的数据线；内部ZQ管理器，产生内部ZQ开始信号；选择器，基于ZQ模式选择内部ZQ开始信号和来自外部装置的ZQ开始命令中的一个；ZQ校准引擎，通过响应于选择器的选择结果执行ZQ校准来产生ZQ码；以及ZQ码寄存器，响应于来自外部装置的ZQ锁存命令将ZQ码加载到驱动器上。
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