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公开(公告)号：CN112951287A
公开(公告)日：2021-06-11
申请号：CN202110219921.7
申请日：2018-05-28
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种控制包括多个存储器区块的多区块系统中的片内终结器的方法。所述方法包括：当所述多区块存储器系统上电时，使所述多个存储器区块的片内终结器电路进入初始状态；在写操作期间，启用所述多个存储器区块中的写目标存储器区块和非目标存储器区块的片内终结器电路；以及在读操作期间，在启用所述多个存储器区块中的非目标存储器区块的片内终结器电路的同时，禁用所述多个存储器区块中的读目标存储器区块的片内终结器电路。
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公开(公告)号：CN109817252A
公开(公告)日：2019-05-28
申请号：CN201811390156.X
申请日：2018-11-21
Applicant: 三星电子株式会社
Abstract: 公开了一种用于支持命令总线训练模式的存储装置及操作其的方法。提供了一种用于支持命令总线训练(CBT)模式的存储装置及操作所述存储装置的方法。存储装置被配置为：响应于第一数据信号的逻辑电平而进入CBT模式或从CBT模式退出，其中，第一数据信号不包括在用于在CBT模式下输出CBT图案的与命令/地址信号一一对应的第二数据信号中。存储装置还被配置为在CBT模式下进行以下操作：根据由与第二数据信号相关联的端子接收的第二参考电压设置代码来改变参考电压值，将命令/地址信号或一对数据时钟信号终结到与存储在模式寄存器中的片上终结(ODT)代码设置相应的电阻值，并且关闭数据信号的ODT。
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公开(公告)号：CN111352881B
公开(公告)日：2024-12-24
申请号：CN201911130434.2
申请日：2019-11-18
Applicant: 三星电子株式会社
IPC: G06F13/40
Abstract: 提供了一种信号发送和接收设备、存储器件及操作它们的方法。所述信号发送和接收设备包括：第一片上端接电路，所述第一片上端接电路连接到通过其发送或接收第一信号的第一引脚，当所述第一片上端接电路被启用时，所述第一片上端接电路被配置为将第一端接电阻提供给与所述第一引脚连接的信号线；第二片上端接电路，所述第二片上端接电路连接到通过其发送或接收第二信号的第二引脚，当所述第二片上端接电路被启用时，所述第二片上端接电路被配置为将第二端接电阻提供给与所述第二引脚连接的信号线；以及片上端接控制电路，所述片上端接控制电路被配置为：独立地控制所述第一片上端接电路和所述第二片上端接电路中的每一个的启用时间和停用时间。
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公开(公告)号：CN108231102B
公开(公告)日：2023-02-28
申请号：CN201711384985.2
申请日：2017-12-20
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种半导体存储器装置的数据对齐电路及其对齐数据的方法。数据对齐电路包括：数据采样电路，被配置成接收数据序列及内部数据选通信号，其中所述数据采样电路基于所述内部数据选通信号对所述数据序列进行采样以产生第一数据序列及第二数据序列；分频电路，被配置成接收时钟信号及所述内部数据选通信号，对所述时钟信号进行分频以生成经分频时钟信号并通过基于所述内部数据选通信号对所述经分频时钟信号进行采样来输出对齐控制信号；以及数据对齐区块，被配置成接收所述第一数据序列及所述第二数据序列、以及所述对齐控制信号，并将所述第一数据序列及所述第二数据序列并行地对齐以输出内部数据。
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公开(公告)号：CN113053431A
公开(公告)日：2021-06-29
申请号：CN202110349616.X
申请日：2018-11-21
Applicant: 三星电子株式会社
Abstract: 公开了执行命令总线训练的装置和方法。执行命令总线训练(CBT)操作的动态随机存取存储器(DRAM)装置包括：时钟端子，接收时钟信号；数据时钟端子，接收数据时钟信号；第一数据端子，接收第一数据信号；多个命令/地址端子，在CBT操作期间接收CBT图案，CBT图案包括多个命令/地址信号；多个第二数据端子，在CBT操作期间与所述多个命令/地址信号一一对应；CBT控制逻辑，在数据时钟信号的上升沿和下降沿之一确定第一数据信号的逻辑电平，当确定第一数据信号的第一逻辑电平时进入CBT模式；在时钟信号的上升沿和下降沿之一确定CBT图案的逻辑电平，通过所述多个第二数据端子输出确定的CBT图案；当确第一数据信号的第二逻辑电平时退出CBT模式。
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Patent Agency Ranking
公开(公告)号：CN108932960B
公开(公告)日：2021-06-01
申请号：CN201810522583.2
申请日：2018-05-28
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C11/408 , G11C11/4094
Abstract: 本发明提供了一种控制包括多个存储器区块的多区块系统中的片内终结器的方法。所述方法包括：当所述多区块存储器系统上电时，使所述多个存储器区块的片内终结器电路进入初始状态；在写操作期间，启用所述多个存储器区块中的写目标存储器区块和非目标存储器区块的片内终结器电路；以及在读操作期间，在启用所述多个存储器区块中的非目标存储器区块的片内终结器电路的同时，禁用所述多个存储器区块中的读目标存储器区块的片内终结器电路。
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公开(公告)号：CN111009270A
公开(公告)日：2020-04-14
申请号：CN201910701403.1
申请日：2019-07-31
Applicant: 三星电子株式会社
IPC: G11C7/22 , G11C11/4076 , G11C29/42
Abstract: 提供存储器设备。存储器设备包括：时钟缓冲器，用于接收主时钟信号并提供内部主时钟信号；数据时钟缓冲器，用于接收数据时钟信号；和延迟控制电路，被配置为基于数据时钟信号产生延迟信息并将延迟信息提供给数据输入/输出电路。延迟控制电路包括：分频器，被配置为基于数据时钟信号产生二分频时钟信号；分频器，被配置为基于第一组二分频时钟信号产生四分频时钟信号；第一同步检测器，被配置为输出指示第二组二分频时钟信号是否与数据时钟信号同步的二分频对准信号；和延迟选择器，被配置为基于二分频对准信号检测四分频时钟信号的相位并且基于相位调整主时钟信号的延迟。
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公开(公告)号：CN110097906A
公开(公告)日：2019-08-06
申请号：CN201910001529.8
申请日：2019-01-02
Applicant: 三星电子株式会社
IPC: G11C11/4063 , H03K3/017
Abstract: 公开一种调节占空比的存储器装置和具有存储器装置的存储器系统。一种存储器装置包括：时钟接收器，被配置为：从存储器控制器接收用于在数据写入操作期间接收写入数据的写入时钟；占空比监视器，被配置为：通过监视写入时钟的占空比生成第一监视信息；占空比调节器，被配置为：响应于占空比控制信号，调节写入时钟的占空比并且输出调节的写入时钟。存储器装置将第一监视信息提供给存储器控制器，并且从存储器控制器接收使用第一监视信息生成的占空比控制信号。
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公开(公告)号：CN109285581A
公开(公告)日：2019-01-29
申请号：CN201810809422.1
申请日：2018-07-20
Applicant: 三星电子株式会社
IPC: G11C16/12
Abstract: 一种存储器件，具有多个电源轨，包括：第一电源轨，用于传递高电源电压，第二电源轨，用于传递低电源电压，第三电源轨，用于经过第一动态电压和频率调整(DVFS)开关来从第一电源轨接收高电源电压并且用于经过第二DVFS开关来从第二电源轨选择性地接收低电源电压，第四电源轨，连接到第一电源门控(PG)开关，用来从第三电源轨选择性地接收高电源电压或低电源电压，第一电路块，连接到第四电源轨以接收应用了DVFS和PG的电源电压。当应用了电源门控时，阻断第四电源轨的电源电压的供应。
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公开(公告)号：CN108932960A
公开(公告)日：2018-12-04
申请号：CN201810522583.2
申请日：2018-05-28
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C11/408 , G11C11/4094
Abstract: 本发明提供了一种控制包括多个存储器区块的多区块系统中的片内终结器的方法。所述方法包括：当所述多区块存储器系统上电时，使所述多个存储器区块的片内终结器电路进入初始状态；在写操作期间，启用所述多个存储器区块中的写目标存储器区块和非目标存储器区块的片内终结器电路；以及在读操作期间，在启用所述多个存储器区块中的非目标存储器区块的片内终结器电路的同时，禁用所述多个存储器区块中的读目标存储器区块的片内终结器电路。
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