公开(公告)号：CN101312178A

公开(公告)日：2008-11-26

申请号：CN200810092859.4

申请日：2008-05-04

Applicant: 三星电子株式会社

Inventor： 崔炳镕 ,  朴奎灿 ,  李忠浩

IPC: H01L23/522 ,  H01L27/115 ,  H01L21/768 ,  H01L21/8247

CPC classification number: H01L27/105 ,  H01L23/5222 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11531 ,  H01L27/11568 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开提供了导电结构、包括导电结构的非易失性存储器件及其制造方法。集成电路器件内的导电结构，该导电结构包括集成电路衬底以及该衬底上的第一导电层图案。第二导电层图案位于衬底上，该第二导电层图案在各个第一导电层图案之间延伸。相邻的所述第一和第二导电层图案相对于衬底在不同的水平面上，以减小它们之间的寄生电容。

公开(公告)号：CN100403542C

公开(公告)日：2008-07-16

申请号：CN200410043071.6

申请日：2004-03-10

Applicant: 三星电子株式会社

Inventor： 朴奎灿 ,  申光植 ,  张成男

IPC: H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11526 ,  H01L27/11534 ,  H01L29/42328

Abstract: 本发明公开了一种非易失性存储器件及其制造方法。非易失性存储器件包括栅线，该栅线包括栅极电介质层、底部栅极图形、栅间电介质以及顶部栅极图形，它们都是顺序叠置的。该栅间电介质的宽度比该底部栅极图形的宽度窄。

公开(公告)号：CN1177370C

公开(公告)日：2004-11-24

申请号：CN00135548.1

申请日：2000-12-18

Applicant: 三星电子株式会社

Inventor： 金坰显 ,  洪昌基 ,  郑佑仁 ,  金凡洙 ,  申有哲 ,  朴奎灿

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/78

CPC classification number: H01L21/823462 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11541

Abstract: 一种具有多栅绝缘层的半导体器件及其制造方法。该半导体器件包括设置于半导体衬底预定区域的隔离区。隔离区限定至少一个第一有源区和至少一个第二有源区。用第一栅绝缘层覆盖第一有源区，用薄于第一栅绝缘层的第二栅绝缘层覆盖第二有源区。用最好覆盖第一和第二栅绝缘层的整个侧壁的隔离层填充隔离区。

公开(公告)号：CN1518089A

公开(公告)日：2004-08-04

申请号：CN200410001967.8

申请日：2004-01-16

Applicant: 三星电子株式会社

Inventor： 姜大雄 ,  金泓秀 ,  崔正达 ,  朴奎灿 ,  曹盛纯 ,  任庸植 ,  场成男

IPC: H01L21/76 ,  H01L21/31 ,  H01L21/02

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L27/11526 ,  H01L27/11543

Abstract: 本发明提供制造具有多栅极绝缘层的半导体装置的方法以及由此制造的半导体装置。该方法包括在半导体衬底的第一区域和第二区域分别形成垫绝缘层和初始高电压栅极绝缘层。穿过垫绝缘层并掩埋在半导体衬底中的第一隔离层被形成以定义第一区域中的第一有源区，而穿过初始高电压绝缘层并掩埋在半导体衬底中的第二隔离层被形成以定义第二区域中的第二有源区。随后垫绝缘层被去除以露出第一有源区。低电压绝缘层形成在露出的第一有源区上。因此，可以使得在去除垫绝缘层以便在邻近第一隔离层的有源区上形成低电压栅极绝缘层的过程中形成在第一隔离层边缘处的凹陷区域(凹槽区域)的深度被最小化，并且它能够防止凹槽区域形成在第二隔离层的边缘处。