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公开(公告)号：CN114334992A
公开(公告)日：2022-04-12
申请号：CN202110731275.2
申请日：2021-06-29
Applicant: 三星电子株式会社
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 一种半导体器件包括：第一外围电路区，其包括多个下部电路；第二外围电路区，其在竖直方向上与第一外围电路区隔开，该第二外围电路区包括多个上部电路；以及单元区，其包括多条字线，该单元区在竖直方向上在第一外围电路区与第二外围电路区之间。多条字线包括连接到从多个下部电路中选择的第一下部电路的第一字线和连接到从多个上部电路中选择的第一上部电路的第二字线。
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公开(公告)号：CN1925119A
公开(公告)日：2007-03-07
申请号：CN200610126323.0
申请日：2006-08-30
Applicant: 三星电子株式会社
IPC: H01L21/336
CPC classification number: H01L29/785 , H01L21/28273 , H01L21/28282 , H01L21/84 , H01L27/10873 , H01L27/10879 , H01L27/1159 , H01L27/2436 , H01L29/66795
Abstract: 提供了制造半导体器件的方法，所述半导体器件所包括的鳍型FET结构提供主体偏压控制，表现出与SOI结构相关的某些特征优点，提供增大的工作电流和/或降低的接触电阻。所述的制造半导体器件的方法包括：在第一绝缘膜的突出部分的侧壁上形成绝缘分隔体；通过以绝缘分隔体作为蚀刻掩模去除半导体衬底的暴露区域而形成第二沟槽，并由此形成与第一绝缘膜接触并由其支撑的鳍。在形成鳍之后，形成填充第二沟槽并支撑所述鳍的第三绝缘膜。之后，去除第一绝缘膜的一部分，以开放鳍之间的空间，在所述空间内可以形成包括栅极电介质、栅电极和额外接触、绝缘和存储节点结构的额外结构。
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公开(公告)号：CN119922920A
公开(公告)日：2025-05-02
申请号：CN202411510347.0
申请日：2024-10-28
Applicant: 三星电子株式会社
Abstract: 提供了一种三维存储装置。该三维存储装置包括：存储单元阵列，在第一芯片中实现；以及外围电路，在第二芯片和沿竖直方向与第一芯片重叠的第三芯片中实现。外围电路包括：第一外围电路，在第二芯片和第三芯片中实现；第二外围电路，在第二芯片中实现并且包括至少一个高压晶体管；以及第三外围电路，在第三芯片中实现并且包括至少一个低压晶体管。第一外围电路包括：第一子外围电路，在第二芯片中实现并且包括至少一个高压晶体管；以及第二子外围电路，在第三芯片中实现并且包括至少一个低压晶体管。
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公开(公告)号：CN119521672A
公开(公告)日：2025-02-25
申请号：CN202411164330.4
申请日：2024-08-23
Applicant: 三星电子株式会社
Abstract: 本发明提供一种半导体存储器件和包括其的电子系统，该半导体存储器件可以包括：单元基板，包括第一表面和与第一表面相反的第二表面；以及着落图案，包括第三表面和与第三表面相反的第四表面，着落图案在水平方向上与单元基板间隔开。半导体存储器件可以包括：多个栅电极，依次堆叠在第一表面和第三表面上；在单元基板上的沟道结构，沟道结构垂直地延伸并与所述多个栅电极交叉；上绝缘膜，覆盖第二表面和第四表面；在上绝缘膜上的输入/输出垫，输入/输出垫在垂直方向上与所述多个栅电极的至少一部分重叠；以及支撑接触，延伸穿过上绝缘膜并连接着落图案和输入/输出垫。
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Patent Agency Ranking
公开(公告)号：CN118899299A
公开(公告)日：2024-11-05
申请号：CN202410511828.7
申请日：2024-04-26
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L25/065 , H01L25/18
Abstract: 公开了半导体器件和包括该半导体器件的半导体封装。半导体封装包括封装基板以及堆叠在封装基板上的第一芯片堆叠和第二芯片堆叠。第一芯片堆叠和第二芯片堆叠中的每个包括多个垂直堆叠的半导体芯片。每个半导体芯片包括多个第一垂直连接结构和多个第二垂直连接结构。第二芯片堆叠中的半导体芯片的第一垂直连接结构与第一芯片堆叠中的半导体芯片的第二垂直连接结构重叠并连接。
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公开(公告)号：CN118647213A
公开(公告)日：2024-09-13
申请号：CN202311349633.9
申请日：2023-10-18
Applicant: 三星电子株式会社
Abstract: 提供一种半导体装置和电子系统。半导体装置包括：衬底；堆叠结构；堆叠在衬底上的第一选择栅电极和存储器栅电极；第一沟道结构，其穿透堆叠结构并沿一方向延伸，并包括第一沟道层、第一沟道层和堆叠结构之间的第一介电层、以及第一沟道层上的沟道焊盘；绝缘图案，其在堆叠结构上方；穿透部分，其暴露第一沟道结构的一部分；第二选择栅电极，其在绝缘图案上；以及第二沟道结构，其在一个方向上延伸穿透第二选择栅电极；接触图案，其连接到第一沟道结构，并包括：第一部分，其在沟道焊盘的上表面上在穿透部分内部，以及第二部分，其在第一部分的底表面内部朝向衬底突出以包括位于沟道焊盘和第一介电层中的凹部。
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公开(公告)号：CN118265302A
公开(公告)日：2024-06-28
申请号：CN202311443525.8
申请日：2023-11-01
Applicant: 三星电子株式会社
Abstract: 公开集成电路装置和包括集成电路装置的电子系统。所述集成电路装置包括：基底，包括存储器单元区域和连接区域；栅极堆叠件，包括在基底上在竖直方向上彼此分开的多个栅电极；多个栅极连接开口，在连接区域中布置为从栅极堆叠件的上表面向内延伸，在所述多个栅极连接开口中的每个的底表面处暴露所述多个栅电极中的一个栅电极；多个栅极连接结构，分别覆盖所述多个栅极连接开口的至少内侧表面，所述多个栅极连接结构中的每个与所述一个栅电极连接；以及多个栅极接触件，分别连接到所述多个栅极连接结构的上端。
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公开(公告)号：CN117651412A
公开(公告)日：2024-03-05
申请号：CN202311122032.4
申请日：2023-09-01
Applicant: 三星电子株式会社
Abstract: 根据本公开的一些实施例，提供一种半导体装置。栅电极结构包括在衬底上由层间绝缘层分开的多个第一栅电极层。多个第一沟道结构延伸穿过栅电极结构。绝缘层位于第一沟道结构和栅电极结构上。第二栅电极层位于绝缘层上。多个第二沟道结构延伸穿过第二栅电极层。第二沟道结构中的每一个与第一沟道结构之一电耦接，并且第二沟道结构中的每一个包括延伸穿过第二栅电极层的第一部分和位于第一部分上的第二部分。第一部分具有第一宽度，并且第二部分具有大于第一宽度的第二宽度。
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公开(公告)号：CN117641926A
公开(公告)日：2024-03-01
申请号：CN202310876091.4
申请日：2023-07-17
Applicant: 三星电子株式会社
IPC: H10B43/20
Abstract: 提供了半导体装置和包括该半导体装置的电子系统。该半导体装置包括彼此连接的第一基底结构和第二基底结构。第二基底结构包括具有第一面和第二面的板层。栅电极层设置在板层的第一面上。沟道结构延伸穿过栅电极层。字线切割结构延伸穿过栅电极层并且彼此间隔开。过孔结构设置在板层的第二面上。过孔连接结构设置在过孔结构的顶面上。每个过孔结构的底面的宽度大于每个过孔结构的顶面的宽度。每个过孔连接结构的底面的宽度小于每个过孔连接结构的顶面的宽度。
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