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公开(公告)号：CN107275283B
公开(公告)日：2020-07-21
申请号：CN201710281627.2
申请日：2013-10-18
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L27/108
Abstract: 本发明提供了半导体器件及其制造方法。在形成该半导体器件的方法中，蚀刻停止图案和分开的间隔物能够形成在位线接触的侧壁上，其中蚀刻停止图案和分开的间隔物的每个包括相对于氧化物具有蚀刻选择性的材料。能够形成存储节点接触插塞孔，使得蚀刻停止图案和分开的间隔物形成存储节点接触插塞孔的与位线接触间隔开的一部分侧壁。清洁存储节点接触插塞孔以去除形成在存储节点接触插塞孔中的自然氧化物。本发明还公开了与该方法有关的器件。
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公开(公告)号：CN107689348A
公开(公告)日：2018-02-13
申请号：CN201710607147.0
申请日：2017-07-24
Applicant: 三星电子株式会社
IPC: H01L23/00
CPC classification number: H01L23/562 , H01L23/585 , H01L2924/3512
Abstract: 一种半导体器件包括衬底、第一绝缘层、数据存储元件、接触插塞和第一虚设坝。第一绝缘层在衬底上并包括焊盘区和与焊盘区相邻的外围区。数据存储元件在第一绝缘层的焊盘区上。接触插塞穿透外围区上的第一绝缘层。第一虚设坝穿透第一绝缘层并设置在数据存储元件与接触插塞之间。
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公开(公告)号：CN107275283A
公开(公告)日：2017-10-20
申请号：CN201710281627.2
申请日：2013-10-18
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L27/108
Abstract: 本发明提供了半导体器件及其制造方法。在形成该半导体器件的方法中，蚀刻停止图案和分开的间隔物能够形成在位线接触的侧壁上，其中蚀刻停止图案和分开的间隔物的每个包括相对于氧化物具有蚀刻选择性的材料。能够形成存储节点接触插塞孔，使得蚀刻停止图案和分开的间隔物形成存储节点接触插塞孔的与位线接触间隔开的一部分侧壁。清洁存储节点接触插塞孔以去除形成在存储节点接触插塞孔中的自然氧化物。本发明还公开了与该方法有关的器件。
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公开(公告)号：CN119907234A
公开(公告)日：2025-04-29
申请号：CN202410799935.4
申请日：2024-06-20
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件包括：衬底，其包括单元区域和围绕所述单元区域限定的外围区域；外围栅极，其位于所述外围区域上并且包括外围栅极导电膜；外围布线线路，其位于所述外围栅极上；外围布线覆盖膜，其分别与所述外围布线线路接触，其中，每个外围布线覆盖膜包括上表面和下表面；以及外围布线隔离图案，其使相邻的外围布线线路隔离，并且该外围布线隔离图案接触所述外围布线线路的侧壁，其中，每个所述外围布线覆盖膜的所述下表面面向所述衬底并且接触外围布线延伸线路的上表面，其中，从所述衬底的上表面到每条所述外围布线延伸线路的所述上表面的高度小于从所述衬底的所述上表面到所述外围布线隔离图案的上表面的高度。
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公开(公告)号：CN118020281A
公开(公告)日：2024-05-10
申请号：CN202280065839.6
申请日：2022-09-21
Applicant: 三星电子株式会社
IPC: H04L47/127 , H04L47/22 , H04L47/11 , H04W28/02 , G06N20/00 , H04L43/0876
Abstract: 本公开公开了一种用于无线通信网络中的用户设备(UE)的流量整形的方法和系统。该方法包括：基于与无线通信网络相关联的一个或多个网络关键性能指标(KPI)估计无线通信网络中的多个小区中的每个小区处的拥塞，通过监视连接到第一小区的UE的移动来收集UE的移动数据，基于移动数据以及估计的拥塞和多个小区中的每个小区的带宽延迟积(BDP)中的至少一个来预测UE是否可能从第一小区切换到第二小区，以及基于所述预测向所述无线通信网络的核心网络发送拥塞通知，以在接收到所述拥塞通知时对所述UE执行流量整形。
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Patent Agency Ranking
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公开(公告)号：CN116133408A
公开(公告)日：2023-05-16
申请号：CN202210579139.0
申请日：2022-05-25
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 公开了半导体器件及其制造方法。所述半导体器件包括：衬底，所述衬底包括外围块和单元块，每个单元块包括单元中心区域、单元边缘区域和单元中间区域；以及位线，所述位线在第一方向上在每个单元块上延伸。所述位线包括中心位线、中间位线和边缘位线。所述位线具有在第二方向上彼此相对的第一侧表面和第二侧表面。所述第一侧表面在所述单元中心区域、所述单元中间区域和所述单元边缘区域上沿着所述第一方向笔直地延伸。所述第二侧表面在所述单元中心区域和所述单元边缘区域上沿着所述第一方向笔直地延伸，并且所述第二侧表面在所述单元中间区域上沿着与所述第一方向和所述第二方向相交的第三方向延伸。
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公开(公告)号：CN116096076A
公开(公告)日：2023-05-09
申请号：CN202211232922.6
申请日：2022-10-10
Applicant: 三星电子株式会社
Abstract: 公开了半导体存储器装置及其制造方法。半导体存储器装置包括：半导体基底，包括单元阵列区域和外围区域；多个底部电极，在单元阵列区域上位于半导体基底上；介电层，共形地覆盖底部电极的侧壁和顶表面；以及顶部电极，位于介电层上并且位于底部电极之间。顶部电极包括顺序地堆叠的第一金属层、硅锗层、第二金属层和硅层。硅锗层中的硼的量大于硅层中的硼的量。
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公开(公告)号：CN115706054A
公开(公告)日：2023-02-17
申请号：CN202210473142.4
申请日：2022-04-29
Applicant: 三星电子株式会社
IPC: H01L21/8234 , H10B12/00
Abstract: 公开了半导体存储器件及其制造方法。所述方法包括：提供包括单元阵列区域和边界区域的衬底；在所述单元阵列区域上形成在所述衬底的上部限定有源部分的器件隔离层；在所述边界区域上在所述衬底上形成中间层；在所述衬底上形成电极层，所述电极层在所述边界区域上覆盖所述中间层；在所述电极层上形成覆盖层；形成附加覆盖图案以在所述边界区域上为所述覆盖层提供第一台阶差；以及对所述附加覆盖图案、所述覆盖层和所述电极层执行蚀刻工艺以形成跨过所述有源部分的位线。在所述蚀刻工艺期间，所述电极层在所述单元阵列区域和所述边界区域上同时被暴露。
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公开(公告)号：CN114627921A
公开(公告)日：2022-06-14
申请号：CN202111215342.1
申请日：2021-10-19
Applicant: 三星电子株式会社
IPC: G11C11/401 , G11C11/15
Abstract: 公开了一种半导体存储器装置。所述半导体存储器装置包括：基底，包括单元区域和限定在单元区域周围的外围区域，单元区域包括由元件分离膜限定的有源区；存储垫，连接到单元区域的有源区；外围栅极结构，设置在外围区域的基底上；外围接触插塞，设置在外围栅极结构的两侧上并且连接到基底；第一层间绝缘膜，设置在存储垫和外围接触插塞上，并且包括基于氮化物的绝缘材料；以及信息存储单元，连接到存储垫，其中，位于存储垫的上表面上的第一层间绝缘膜的厚度小于位于外围接触插塞的上表面上的第一层间绝缘膜的厚度。
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