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公开(公告)号：CN119031703A
公开(公告)日：2024-11-26
申请号：CN202410071982.7
申请日：2024-01-18
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件包括：器件隔离图案，所述器件隔离图案限定在第一方向上延伸的有源部分；第一位线，所述第一位线在第二方向上与所述有源部分交叉；第二位线，所述第二位线在第三方向上与所述第一位线间隔开；位线盖图案，所述位线盖图案位于所述位线上；存储节点接触，所述存储节点接触位于所述位线之间；扩散阻挡层，所述扩散阻挡层位于所述位线的侧壁和所述存储节点接触的顶部上；以及着陆焊盘，所述着陆焊盘位于所述扩散阻挡层上。位于所述第一位线的所述侧壁上的所述扩散阻挡层的第一上端低于所述位线盖图案，并且位于所述第二位线的所述侧壁上的所述扩散阻挡层的第二上端低于所述第一上端。
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公开(公告)号：CN117641903A
公开(公告)日：2024-03-01
申请号：CN202311093457.7
申请日：2023-08-29
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器装置包括：基板；多条导线，其在基板上在第一水平方向上延伸并且在垂直于第一水平方向的第二水平方向上彼此间隔开；第一单元堆叠件，其在多条导线中的每一条上并且包括多个第一竖直晶体管结构和多个第一连接接触件；第二单元堆叠件，其在第一单元堆叠件上并且包括多个第二竖直晶体管结构和多个第二连接接触件；以及多个电容器结构，其布置在第二单元堆叠件上并且连接到多个第一竖直晶体管结构和多个第二竖直晶体管结构。
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公开(公告)号：CN114944378A
公开(公告)日：2022-08-26
申请号：CN202111641856.3
申请日：2021-12-29
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L27/108
Abstract: 本公开提供了具有改善的元件性能和可靠性的半导体存储器件。所述半导体存储器件包括：衬底；栅电极，所述栅电极在所述衬底中沿第一方向延伸；多个掩埋接触，所述多个掩埋接触位于所述衬底上；以及围栏，所述围栏位于相邻的掩埋接触之间的沟槽中。所述围栏位于所述栅电极上。所述围栏包括间隔物膜和填充膜，所述间隔物膜位于所述沟槽的侧壁上并且沿与所述第一方向相交的第二方向延伸，所述填充膜位于所述沟槽中并且位于所述间隔物膜上。相对于所述衬底，所述间隔物膜的上表面低于所述填充膜的上表面。
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公开(公告)号：CN113451281A
公开(公告)日：2021-09-28
申请号：CN202110145563.X
申请日：2021-02-02
Applicant: 三星电子株式会社
IPC: H01L25/07 , H01L23/48 , H01L23/498 , H05K1/18
Abstract: 半导体封装件可以包括：半导体芯片，位于基板上；和底部填充层，位于半导体芯片与基板之间。所述半导体芯片可以包括：半导体基板，包括第一区域和第二区域；以及层间介电层，可以覆盖半导体基板并且可以在其中包括连接线。第一导电焊盘可以位于第一区域上，并且可以电连接到所述连接线中的一些连接线。第二导电焊盘可以位于第二区域上，并且可以与所有连接线电隔离。所述半导体芯片还可以包括钝化层，钝化层可以覆盖层间介电层并且可以包括可以分别暴露第一导电焊盘和第二导电焊盘的第一孔。在第二区域上，底部填充层可以包括可以位于第一孔中的一个第一孔中并且与第二导电焊盘中的一个第二导电焊盘接触的部分。
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Patent Agency Ranking
公开(公告)号：CN119907234A
公开(公告)日：2025-04-29
申请号：CN202410799935.4
申请日：2024-06-20
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件包括：衬底，其包括单元区域和围绕所述单元区域限定的外围区域；外围栅极，其位于所述外围区域上并且包括外围栅极导电膜；外围布线线路，其位于所述外围栅极上；外围布线覆盖膜，其分别与所述外围布线线路接触，其中，每个外围布线覆盖膜包括上表面和下表面；以及外围布线隔离图案，其使相邻的外围布线线路隔离，并且该外围布线隔离图案接触所述外围布线线路的侧壁，其中，每个所述外围布线覆盖膜的所述下表面面向所述衬底并且接触外围布线延伸线路的上表面，其中，从所述衬底的上表面到每条所述外围布线延伸线路的所述上表面的高度小于从所述衬底的所述上表面到所述外围布线隔离图案的上表面的高度。
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公开(公告)号：CN116266988A
公开(公告)日：2023-06-20
申请号：CN202211375150.1
申请日：2022-11-04
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件包括：衬底，具有在第一方向上彼此相邻的有源单元区和界面区；在衬底的有源单元区上的位线，在与第一方向交叉的第二方向上彼此间隔开；以及在衬底的界面区上的位线垫，在第二方向上彼此间隔开。每个位线包括在第一方向上延伸并且在第二方向上彼此间隔开的第一位线和第二位线、将第一位线的第一端连接到第二位线的第二端的连接部、以及将位线垫中的一个连接到第一位线、第二位线和连接部中的一个的联接部。
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公开(公告)号：CN116133408A
公开(公告)日：2023-05-16
申请号：CN202210579139.0
申请日：2022-05-25
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 公开了半导体器件及其制造方法。所述半导体器件包括：衬底，所述衬底包括外围块和单元块，每个单元块包括单元中心区域、单元边缘区域和单元中间区域；以及位线，所述位线在第一方向上在每个单元块上延伸。所述位线包括中心位线、中间位线和边缘位线。所述位线具有在第二方向上彼此相对的第一侧表面和第二侧表面。所述第一侧表面在所述单元中心区域、所述单元中间区域和所述单元边缘区域上沿着所述第一方向笔直地延伸。所述第二侧表面在所述单元中心区域和所述单元边缘区域上沿着所述第一方向笔直地延伸，并且所述第二侧表面在所述单元中间区域上沿着与所述第一方向和所述第二方向相交的第三方向延伸。
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公开(公告)号：CN116096076A
公开(公告)日：2023-05-09
申请号：CN202211232922.6
申请日：2022-10-10
Applicant: 三星电子株式会社
Abstract: 公开了半导体存储器装置及其制造方法。半导体存储器装置包括：半导体基底，包括单元阵列区域和外围区域；多个底部电极，在单元阵列区域上位于半导体基底上；介电层，共形地覆盖底部电极的侧壁和顶表面；以及顶部电极，位于介电层上并且位于底部电极之间。顶部电极包括顺序地堆叠的第一金属层、硅锗层、第二金属层和硅层。硅锗层中的硼的量大于硅层中的硼的量。
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公开(公告)号：CN115706054A
公开(公告)日：2023-02-17
申请号：CN202210473142.4
申请日：2022-04-29
Applicant: 三星电子株式会社
IPC: H01L21/8234 , H10B12/00
Abstract: 公开了半导体存储器件及其制造方法。所述方法包括：提供包括单元阵列区域和边界区域的衬底；在所述单元阵列区域上形成在所述衬底的上部限定有源部分的器件隔离层；在所述边界区域上在所述衬底上形成中间层；在所述衬底上形成电极层，所述电极层在所述边界区域上覆盖所述中间层；在所述电极层上形成覆盖层；形成附加覆盖图案以在所述边界区域上为所述覆盖层提供第一台阶差；以及对所述附加覆盖图案、所述覆盖层和所述电极层执行蚀刻工艺以形成跨过所述有源部分的位线。在所述蚀刻工艺期间，所述电极层在所述单元阵列区域和所述边界区域上同时被暴露。
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