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公开(公告)号：CN102751317B
公开(公告)日：2015-02-11
申请号：CN201210259939.0
申请日：2009-06-26
Applicant: 万国半导体股份有限公司
IPC: H01L29/10 , H01L29/66 , H01L29/78 , H01L29/872
CPC classification number: H01L29/872 , H01L29/8725
Abstract: 本发明提供一种提高肖特基击穿电压且不影响MOSFET-肖特基整合的器件结构及方法。其中，所述器件结构包括有源单元区域，具有若干个功率晶体管单元。每一个功率晶体管单元具有一个平面肖特基二极管，包括覆盖在相邻二个功率晶体管单元的分隔本体区域之间的缺口上方的肖特基结势垒金属，分隔的本体区域更提供调节每一个功率晶体管单元中肖特基二极管漏电流的功能。每一个平面肖特基二极管还包括一个位于缺口中，在二个相邻功率晶体管单元的分隔本体区域之间的浅离子植入区域，以进一步调节肖特基二极管的漏电流。每一个功率晶体管单元的分隔本体区域中还包括重体掺杂区域，位于源极区域旁边并环绕肖特基二极管，形成一个结势垒肖特基口袋区域。
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公开(公告)号：CN102097326A
公开(公告)日：2011-06-15
申请号：CN201010583276.9
申请日：2010-11-30
Applicant: 万国半导体股份有限公司
IPC: H01L21/336 , H01L21/329 , H01L21/331
CPC classification number: H01L29/7802 , H01L29/0634 , H01L29/66712
Abstract: 一种制备基础衬底上方的超级结半导体器件电荷平衡的多-纳米壳漂移区的方法。该方法不会产生高热耗散并且产量更高。多-纳米壳漂移区带有多个交替、基本电荷平衡的第一导电类型和第二导电类型以及高度为NSHT的同心的纳米壳组件NSM1、NSM2、…、NSMi、…、NSMM(M＞1)。首先，在基础衬底上方形成一个体状漂移层。在体状漂移层的顶面内，制备一个大体垂直的空穴，其形状和尺寸是预先设置的，深度为NSHT。在垂直空穴内部先后形成壳组件NSM1、NSM2、…、NSMM，首先在垂直空穴的垂直侧壁上，然后移向中心，以便一个接一个地填充垂直空穴，直到仍然有剩余空间为止。通过形成半绝缘或绝缘的填充式纳米板，填满剩余空间。
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公开(公告)号：CN101826716A
公开(公告)日：2010-09-08
申请号：CN200910004549.7
申请日：2009-03-05
Applicant: 万国半导体股份有限公司
Abstract: 本发明公开了一设有势垒齐纳二极管的低压瞬时电压抑制器。该低压瞬时电压抑制器(TVS)是基于一位于N+衬底上的N型外延层内的横向JFET，其由一埋入式P型本体区域与一表面P型区域所形成。该两个P型本体区域间的掺杂级与距离是可选择的，因此该JFET沟道被内建结势垒完全耗尽，由此增加一势垒。此器件在阳极电压低于势垒电压时呈现出低漏电流，并且当阳极电压超过势垒电压时进行电流传导。该器件的结构中还具有一固有的开放式基极垂直NPN结构。在高电流时，电流从该JFET沟道转换流至垂直NPN晶体管，因此提供好的钳制性能。TVS的触发电压与JFET的势垒电压相同，可以通过调整沟道与P型本体区域的宽度、长度、掺杂值来调整。
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公开(公告)号：CN101556955A
公开(公告)日：2009-10-14
申请号：CN200910133203.7
申请日：2009-03-26
Applicant: 万国半导体股份有限公司
IPC: H01L27/088 , H01L29/78 , H01L29/06 , H01L29/423 , H01L21/66 , G01R31/28
CPC classification number: H01L29/7813 , H01L22/34 , H01L29/41 , H01L29/7815
Abstract: 本发明提供一种测量晶片上沟槽MOSFET阵列的体区夹紧电阻的结构。该沟槽MOSFET阵列具有第一传导型的共漏层，且二维－沟槽MOSFET阵列位于该共漏层的顶部。该二维－沟槽MOSFET阵列具有源级－体区圆柱和栅极沟槽圆柱相互交错设置形成的阵列。每一源级－体区圆柱都有一第二传导型的底部体区，该底部体区上具有向上延伸的指状引脚结构。每一源级－体区圆柱还有第一传导型的顶部源级区域，从而桥接指状引脚结构。本发明的结构包含：a)一个源级－体区圆柱，底部体区上的每一指状引脚结构都具有成形的顶部触点电极；b)分别位于所述源级－体区圆柱的两侧的包含成形的共栅极触点电极的两个绝缘栅极沟槽圆柱。将上述结构连接到外部电压/电流测量器件，测得电阻RP。
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公开(公告)号：CN104485359B
公开(公告)日：2018-04-06
申请号：CN201410786448.0
申请日：2010-12-21
Applicant: 万国半导体股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 一种自对准电荷平衡的功率双扩散金属氧化物半导体制备方法。本发明提出了自对准电荷平衡的半导体器件以及制备这种器件的方法。一个或多个平面栅极形成在第一导电类型的半导体衬底上方。刻蚀半导体中的一个或多个深沟槽，自对准到平面栅极。用第二导电类型的半导体材料填充沟槽，使深沟槽与半导体衬底的邻近区域达到电荷平衡。该工艺可以制备单元间距小于12微米的自对准电荷平衡的器件。
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Patent Agency Ranking
公开(公告)号：CN104485359A
公开(公告)日：2015-04-01
申请号：CN201410786448.0
申请日：2010-12-21
Applicant: 万国半导体股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 一种自对准电荷平衡的功率双扩散金属氧化物半导体制备方法。本发明提出了自对准电荷平衡的半导体器件以及制备这种器件的方法。一个或多个平面栅极形成在第一导电类型的半导体衬底上方。刻蚀半导体中的一个或多个深沟槽，自对准到平面栅极。用第二导电类型的半导体材料填充沟槽，使深沟槽与半导体衬底的邻近区域达到电荷平衡。该工艺可以制备单元间距小于12微米的自对准电荷平衡的器件。
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公开(公告)号：CN101826716B
公开(公告)日：2014-05-21
申请号：CN200910004549.7
申请日：2009-03-05
Applicant: 万国半导体股份有限公司
Abstract: 本发明公开了一设有势垒齐纳二极管的低压瞬时电压抑制器。该低压瞬时电压抑制器(TVS)是基于一位于N+衬底上的N型外延层内的横向JFET，其由一埋入式P型本体区域与一表面P型区域所形成。该两个P型本体区域间的掺杂级与距离是可选择的，因此该JFET沟道被内建结势垒完全耗尽，由此增加一势垒。此器件在阳极电压低于势垒电压时呈现出低漏电流，并且当阳极电压超过势垒电压时进行电流传导。该器件的结构中还具有一固有的开放式基极垂直NPN结构。在高电流时，电流从该JFET沟道转换流至垂直NPN晶体管，因此提供好的钳制性能。TVS的触发电压与JFET的势垒电压相同，可以通过调整沟道与P型本体区域的宽度、长度、掺杂值来调整。
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公开(公告)号：CN102097326B
公开(公告)日：2013-11-06
申请号：CN201010583276.9
申请日：2010-11-30
Applicant: 万国半导体股份有限公司
IPC: H01L21/336 , H01L21/329 , H01L21/331
CPC classification number: H01L29/7802 , H01L29/0634 , H01L29/66712
Abstract: 一种制备基础衬底上方的超级结半导体器件电荷平衡的多纳米壳漂移区的方法。该方法不会产生高热耗散并且产量更高。多-纳米壳漂移区带有多个交替、基本电荷平衡的第一导电类型和第二导电类型以及高度为NSHT的同心的纳米壳组件NSM1、NSM2、..、NSMi、..、NSMM(M＞1)。首先，在基础衬底上方形成一个体状漂移层。在体状漂移层的顶面内，制备一个大体垂直的空穴，其形状和尺寸是预先设置的，深度为NSHT。在垂直空穴内部先后形成壳组件NSM1、NSM2、..、NSMM，首先在垂直空穴的垂直侧壁上，然后移向中心，以便一个接一个地填充垂直空穴，直到仍然有剩余空间为止。通过形成半绝缘或绝缘的填充式纳米板，填满剩余空间。
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公开(公告)号：CN101621062B
公开(公告)日：2012-09-19
申请号：CN200910149899.2
申请日：2009-06-26
Applicant: 万国半导体股份有限公司
IPC: H01L27/06 , H01L29/872 , H01L29/06 , H01L29/36 , H01L29/417 , H01L21/8249
CPC classification number: H01L29/872 , H01L29/8725
Abstract: 本发明提供一种提高肖特基击穿电压且不影响MOSFET-肖特基整合的器件结构，该结构包括有源单元区域，具有若干个功率晶体管单元。每一个功率晶体管单元具有一个平面肖特基二极管，包括覆盖在相邻二个功率晶体管单元的分隔本体区域之间的缺口上方的肖特基结势垒金属，分隔的本体区域更提供调节每一个功率晶体管单元中肖特基二极管漏电流的功能。每一个平面肖特基二极管还包括一个位于缺口中，在二个相邻功率晶体管单元的分隔本体区域之间的浅离子植入区域，以进一步调节肖特基二极管的漏电流。每一个功率晶体管单元的分隔本体区域中还包括重体掺杂区域，位于源极区域旁边并环绕肖特基二极管，形成一个结势垒肖特基口袋区域。
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公开(公告)号：CN101556955B
公开(公告)日：2011-04-20
申请号：CN200910133203.7
申请日：2009-03-26
Applicant: 万国半导体股份有限公司
IPC: H01L27/088 , H01L29/78 , H01L29/06 , H01L29/423 , H01L21/66 , G01R31/28
CPC classification number: H01L29/7813 , H01L22/34 , H01L29/41 , H01L29/7815
Abstract: 本发明提供一种测量晶片上沟槽MOSFET阵列的体区夹紧电阻的结构。该沟槽MOSFET阵列具有第一传导型的共漏层，且二维-沟槽MOSFET阵列位于该共漏层的顶部。该二维-沟槽MOSFET阵列具有源级-体区圆柱和栅极沟槽圆柱相互交错设置形成的阵列。每一源级-体区圆柱都有一第二传导型的底部体区，该底部体区上具有向上延伸的指状引脚结构。每一源级-体区圆柱还有第一传导型的顶部源级区域，从而桥接指状引脚结构。本发明的结构包含：a)一个源级-体区圆柱，底部体区上的每一指状引脚结构都具有成形的顶部触点电极；b)分别位于所述源级-体区圆柱的两侧的包含成形的共栅极触点电极的两个绝缘栅极沟槽圆柱。将上述结构连接到外部电压/电流测量器件，测得电阻RP。
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