公开(公告)号：CN1945737B

公开(公告)日：2010-07-21

申请号：CN200610142083.3

申请日：2006-10-08

申请人： 尔必达存储器株式会社

发明人： 藤泽宏树

IPC分类号： G11C11/4076

CPC分类号： G11C7/22 ,  G11C7/1045 ,  G11C11/4076

摘要： 一种用于半导体器件的等待时间计数器包括单循环信号发生器和命令延迟电路。该单循环信号发生器根据内部时钟信号周期性地产生第零至第n基信号。该命令延迟电路包括第零至第n锁存元件，而且响应第q基信号(q是整数，0≤q≤n)，利用第p锁存元件(p是整数，0≤p≤n)，它锁存内部命令，而且响应第r基信号(r是整数，0≤r≤n)，其中如果q+s≤n，则r＝q+s，而如果q+s>n，则r＝q+s-(n+1)，s是等于或者小于n的自然数，通过其输出对应于等待时间超时信号的锁存内部命令。

公开(公告)号：CN1841552B

公开(公告)日：2010-05-26

申请号：CN200610073854.8

申请日：2006-03-31

申请人： 尔必达存储器株式会社

发明人： 梶谷一彦

IPC分类号： G11C11/401

CPC分类号： G11C11/4097 ,  G11C11/4094 ,  G11C2207/005

摘要： 本发明的半导体存储装置具有：由多个存储单元构成的一个或多个单位块；第一读出放大器列，配置在多条位线的一端侧；第二读出放大器列，配置在多条位线的另一端侧；第一开关机构，切换多条位线的一端和第一读出放大器列之间的连接状态；第二开关机构，切换多条位线的另一端和第二读出放大器列之间的连接状态；第三开关机构，配置在多条位线的延伸方向的大致中央部，将多条位线切换成连接状态或断开状态；和刷新控制机构，在单位块的刷新动作时，作为多条位线断开的状态将单位块分割成第一区域和第二区域，选择字线属于第一区域时用第一开关机构和第一读出放大器列，选择字线属于第二区域时用第二开关机构和第二读出放大器列。

公开(公告)号：CN1627521B

公开(公告)日：2010-05-26

申请号：CN200410100687.2

申请日：2004-12-08

申请人： 尔必达存储器株式会社

发明人： 藤泽宏树 ,  久保内修一

IPC分类号： G11C7/22 ,  G11C11/34 ,  H01L27/108 ,  H01L27/10

CPC分类号： G11C7/109 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/22 ,  G11C11/4076 ,  G11C11/4082 ,  G11C11/4093

摘要： 在一种半导体集成电路器件中，一个写命令译码器对写命令进行译码并输出译码脉冲。一个命令计数器电路对译码脉冲进行计数，作为命令的数目。一个锁存器电路响应来自命令计数器电路的计数输出而锁存写地址。一个延迟计数器电路响应译码脉冲对延迟进行计数。该半导体集成电路器件还包括一个用于当延迟计数器电路的计数值超过预定延迟值时接通一个列选择控制信号的电路，以及一个用于响应接通的列选择控制信号而输出由锁存器锁存的地址作为列地址的电路。该半导体集成电路器件响应接通的列选择控制信号而对列地址执行写操作。

公开(公告)号：CN100585735C

公开(公告)日：2010-01-27

申请号：CN200610136041.9

申请日：2006-10-20

申请人： 尔必达存储器株式会社

发明人： 藤泽宏树 ,  久保内修一 ,  黑木浩二

IPC分类号： G11C11/4093 ,  G11C11/4076 ,  G11C7/10

CPC分类号： G11C11/4076 ,  G11C7/22 ,  G11C7/222

摘要： 本发明的同步型半导体存储装置，包括：时钟发生器，生成相位互相偏差180°的正相/反相时钟；命令解码器，将外部命令解码，并输出与解码结果对应的命令信号；延迟设定单元，选择性地设定偶数延迟/奇数延迟；延迟计数器，包括第一/第二计数器电路；第一控制单元，在设定偶数延迟时，以使通过正相时钟取入的命令信号仅经由第一计数器电路、且使通过反相时钟取入的命令信号仅经由第二计数器电路的方式构成信号路径；以及第二控制单元，在设定奇数延迟时，以将通过正相时钟取入的命令信号从第一计数器电路移位到第二计数器电路、且将通过反相时钟取入的命令信号从第二计数器电路移位到第一计数器电路的方式构成信号路径。

公开(公告)号：CN100570738C

公开(公告)日：2009-12-16

申请号：CN200610071011.4

申请日：2006-03-30

申请人： 尔必达存储器株式会社 ,  株式会社日立制作所

发明人： 关口知纪 ,  大坂英树 ,  井户立身 ,  永岛靖 ,  片桐光昭 ,  安生一郎

IPC分类号： G11C5/00 ,  G11C5/06

CPC分类号： G11C8/12 ,  G11C5/02 ,  G11C5/04 ,  G11C11/4074 ,  G11C11/4096 ,  H01L24/50

摘要： 一种半导体存储器使用基础基片(101)，所述基础基片(101)具有命令/地址外部终端组(CA)、数据输入/输出外部终端组(DQ)、以及单个芯片选择外部终端(CS)，并且该半导体存储器还包括安装在基础基片(101)上的多个存储芯片(110到113)，每个所述存储芯片都能够单独地执行读写操作。终端(CA、DQ以及CS)连接到接口芯片(120)。接口芯片(120)具有芯片选择信号发生电路，其在经由终端(CA)馈送的地址信号的基础上以及经由终端(CS)馈送的芯片选择信号的基础上，能够单独地激活多个存储芯片(110到113)。

公开(公告)号：CN100530423C

公开(公告)日：2009-08-19

申请号：CN200610005085.8

申请日：2006-01-17

申请人： 尔必达存储器株式会社

发明人： 藤幸雄

IPC分类号： G11C11/34 ,  G11C11/406 ,  G11C11/56 ,  G11C16/02

CPC分类号： G11C13/0069 ,  G11C11/406 ,  G11C11/4099 ,  G11C11/5678 ,  G11C13/0004 ,  G11C13/0033 ,  G11C13/0064 ,  G11C16/3431 ,  G11C16/349 ,  G11C2211/4061

摘要： 一种实现相变元件的保持特性的改善的相变存储器及其刷新方法。利用属于DRAM接口互换的存储器这一点，设置被给予与读出·写入次数对应的应力的伪单元(109，110)，由比较电路(111，112)检出该伪单元的相变元件的阻抗值的变化，在阻抗值变为预先设定了的基准值及以上的场合(低阻抗化)，刷新要求电路(107)对未图示的内部电路要求刷新动作，对存储器单元和伪单元一次进行刷新，补正相变元件的编程阻抗值的偏差，在确保余量的同时，实现保持特性的改善。

公开(公告)号：CN100502033C

公开(公告)日：2009-06-17

申请号：CN200610054736.2

申请日：2006-03-10

申请人： 尔必达存储器株式会社

发明人： 大汤静宪 ,  滨田耕治 ,  小此木坚祐 ,  三宅秀治 ,  神月靖 ,  渡边正晴

IPC分类号： H01L29/06 ,  H01L21/3213 ,  H01L21/30 ,  H01L21/00

摘要： 本发明提供半导体芯片，其含有具有半导体器件区域和多孔单晶层的半导体衬底，其特征在于，所述半导体器件区域形成于所述半导体衬底的主表面部，所述多孔单晶层形成于所述半导体衬底背面的内部区域，且所述多孔单晶层包括从所述半导体衬底背面在所述半导体衬底的内部方向上连续的侵蚀孔、形成于所述侵蚀孔内部表面的氧化膜、及单晶部分。

公开(公告)号：CN100479058C

公开(公告)日：2009-04-15

申请号：CN200410096249.3

申请日：2004-11-25

申请人： 尔必达存储器株式会社

发明人： 藤泽宏树

IPC分类号： G11C11/4063 ,  G11C7/00

CPC分类号： G11C7/109 ,  G11C7/1066 ,  G11C7/1072 ,  G11C7/1078 ,  G11C7/22 ,  G11C7/222 ,  G11C8/06 ,  G11C11/4076 ,  G11C11/4096

摘要： 一种具有对应于和外部输出信号同步的两个内部时钟信号的锁存电路的两个锁存系统。该内部时钟信号和外部时钟信号的上升沿同步，并被产生为具有对应于外部时钟信号外部时钟频率1/2的频率的单触发脉冲。

公开(公告)号：CN100472651C

公开(公告)日：2009-03-25

申请号：CN200410097379.9

申请日：2004-11-29

申请人： 尔必达存储器株式会社

发明人： 越川康二 ,  堂野千晶

IPC分类号： G11C11/401 ,  G11C11/41 ,  H01L27/105 ,  H01L21/8239

CPC分类号： G11C11/4094 ,  G11C7/12 ,  G11C2207/2227

摘要： 一种半导体存储装置，能够抑制芯片面积的增大，减小交扰不良所造成的位线和字线之间的短路所造成的低电功率(パワ一ダウン)时的漏电流。包含连接在把预充电电位给予位线的电源线(VBLR)和位线之间、在栅极端子输入控制信号(BLEQT)的预充电·均衡用的NMOS晶体管，低电功率时，对晶体管的栅极端子提供比通常动作时的预充电动作时施加的电位VPP(例如3.2)低的电位(0.7～1.4)，从而减小了交扰不良所造成的位线和字线之间的短路所造成的漏电流。

公开(公告)号：CN100454519C

公开(公告)日：2009-01-21

申请号：CN200610132138.2

申请日：2006-10-10

申请人： 尔必达存储器株式会社

发明人： 白竹茂

IPC分类号： H01L21/8242 ,  H01L27/108

摘要： 通过使用氮化硅膜103作为掩模在存储器单元区M内以以下状态形成栅沟槽108，所述状态是指通过栅绝缘膜101s、保护膜102以及氮化硅膜103覆盖P型外围电路P区中的和N型外围电路N区中的半导体衬底100。然后在所述栅沟槽108的内壁上形成栅绝缘膜109，并将包含有N型杂质的硅膜110嵌入所述栅沟槽108。然后去除所述氮化硅膜103，在整个表面上形成非掺杂硅膜，在此之后，将P型杂质引入P区上的非掺杂硅膜内，并将N型杂质引入M区和N区上的非掺杂硅膜内。