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公开(公告)号：CN108389895B
公开(公告)日：2021-09-07
申请号：CN201810394937.X
申请日：2018-04-27
Applicant: 电子科技大学
IPC: H01L29/06 , H01L27/088 , H01L29/78 , H01L21/8236
Abstract: 本发明提供一种基于超结的集成功率器件及其制造方法，其元胞结构包括第一掺杂类型衬底，所述第一掺杂类型衬底上设置有增强型超结MOSFET、耗尽型超结MOSFET和一个隔离结构，两种超结MOSFET器件共用漏极，隔离结构设置于增强型超结MOSFET和耗尽型超结MOSFET之间；本发明在传统的集成功率器件中引入超结，一方面，超结条形成的增强型、耗尽型器件，提高了芯片的电流能力、耐压能力及开关态特性；另一方面，将超结MOSFET器件集成在一起，可独立或组合使用，可集成多种功率器件，不仅应用灵活多变，且更有利于系统集成化和小型化；能有效防止器件表面发生穿通，可靠性高。
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公开(公告)号：CN108598166B
公开(公告)日：2021-07-02
申请号：CN201810395835.X
申请日：2018-04-27
Applicant: 电子科技大学
Abstract: 本发明提供一种基于超结自隔离的耗尽型增强型集成功率器件及其制造方法，其元胞结构包括第一掺杂类型衬底，第一掺杂类型衬底上设置有增强型超结MOSFET、耗尽型超结MOSFET和一个隔离结构，两种超结MOSFET器件共用漏极，隔离结构设置于增强型超结MOSFET和耗尽型超结MOSFET之间；本发明在传统的集成功率器件中引入介质岛与超结，介质岛可以作为掩模板通过自对准形成耗尽型沟道，在传统的耗尽型功率器件工艺流程的基础上节省一张版次，介质岛位于两个相邻的第二掺杂类型阱区之间的上表面位置，可以有效降低增强型超结MOSFET器件的栅电容，进一步改善增强型超结功率器件的开关特性。
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公开(公告)号：CN110534514A
公开(公告)日：2019-12-03
申请号：CN201910837060.1
申请日：2019-09-05
Applicant: 电子科技大学
IPC: H01L27/088 , H01L29/06 , H01L29/40
Abstract: 本发明提供一种横向高压功率半导体器件的槽型终端结构，属于半导体功率器件技术领域。通过在横向高压功率半导体器件的曲率终端部分的N型轻掺杂漂移区内引入槽型介质条环，使得N型轻掺杂漂移区内的环型介质承担了主要耐压，这样就避免了由于漏端加高压所带来的源端PN结冶金界结面产生高电场峰值，进而造成器件耐压降低。由于介质槽的临界击穿电场远高于硅材料，所以本发明可以减小器件曲率终端的宽度，使电场线更加集中而不会提前击穿，这样就节约器件版图面积，并且与CMOS工艺相兼容，利用本发明可制作高压、高速、低导通损耗的横向高压功率器件。
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公开(公告)号：CN106024859B
公开(公告)日：2019-06-04
申请号：CN201610353060.0
申请日：2016-05-25
Applicant: 电子科技大学
IPC: H01L29/06
Abstract: 本发明属于纵向超结半导体器件技术领域，具体的说涉及一种超结半导体器件终端结构。本发明的终端结构，第一种导电类型半导体漂移条宽度可调节，达到从元胞区到边界的一个渐变，使终端电荷能够更好的平衡，从而提高器件耐压；其次本发明的第二种导电类型表面掺杂区一直将第二种导电类型的半导体柱覆盖，并向边界有一段延伸，以保证完全覆盖两种类型半导体漂移区的交界位置，降低表面尖峰电场，第二种导电类型表面掺杂区内第一种导电类型表面掺杂区向下提供正电荷中心，进一步降低器件表面电场，从而降低超结终端表面发生击穿的几率，提高器件的整体耐压。
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Patent Agency Ranking
公开(公告)号：CN107425052A
公开(公告)日：2017-12-01
申请号：CN201710630197.0
申请日：2017-07-28
Applicant: 电子科技大学
CPC classification number: H01L29/7816 , H01L29/0634 , H01L29/402
Abstract: 本发明提供一种横向高压器件，Z方向交叠的第一型掺杂条与第二型掺杂条形成横向超结结构，降低器件导通电阻的同时提高耐压；引入介质槽可有效降低器件表面积，同时承受耐压，降低了器件的比导通电阻的同时保持器件高耐压；在介质槽内引入体场板，体场板在器件关态时调制电场辅助耗尽，有效利用器件左侧分担耐压，在器件开态时候引入电荷提高漂移区载流子数量；将传统槽栅结构分段，栅只置于第一型掺杂条上，关态时栅替代部分第二型掺杂阱区与第一型掺杂条接触，降低一个电场峰，开态时由于第二型掺杂条不参与导电，栅除了原有的沟道外，其侧面也会形成两个导电沟道，本发明可以在提高器件击穿电压的同时，降低器件的比导通电阻。
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公开(公告)号：CN107359195A
公开(公告)日：2017-11-17
申请号：CN201710642237.3
申请日：2017-07-31
Applicant: 电子科技大学
CPC classification number: H01L29/0634 , H01L29/0615 , H01L29/78
Abstract: 本发明提供一种高耐压横向超结器件，交替的第一掺杂类型条与第二掺杂类型条构成超结结构，在第二掺杂类型阱区与第二掺杂类型条、第一掺杂类型条交替出现区域的交界处形成第二掺杂类型多面耗尽区，由第二掺杂类型条、第二掺杂类型阱区对第一掺杂类型条构成了三面耗尽的结构，左右同理，右边存在第一掺杂类型多面耗尽区；减小了边缘区域对器件耐压的影响，维持了电荷平衡，以达到通过消除超结AB点高电场来避免提前击穿，提高器件耐压的目的。因为边缘电压峰值得到了抑制，可在保持高耐压的情况下，通过进一步提高超结条的掺杂浓度，进而降低导通电阻。最终达到消除超结AB点高电场、提高器件耐压、降低比导通电阻的目的。
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公开(公告)号：CN103715238B
公开(公告)日：2016-08-31
申请号：CN201310743344.7
申请日：2013-12-30
Applicant: 电子科技大学
IPC: H01L29/739 , H01L29/06 , H01L29/40
Abstract: 本发明涉及半导体功率器件技术领域，涉及一种超低比导通电阻的横向高压器件。本发明的超低比导通电阻的横向高压器件在N型漂移区中引入了高浓度的N型掺杂条为开态电流提供低阻通道，在介质槽中引入体场板辅助耗尽N型漂移区和N型掺杂条，提高器件的击穿电压。本发明的有益效果为，具有导通电阻低、耐压高和版图面积小的优点，同时还降低了工艺难度和成本。本发明尤其适用于超低比导通电阻的横向高压器件。
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公开(公告)号：CN102361031B
公开(公告)日：2013-07-17
申请号：CN201110318010.6
申请日：2011-10-19
Applicant: 电子科技大学
Abstract: 一种用于SOI高压集成电路的半导体器件，属于功率半导体器件领域。包括半导体衬底层、介质埋层、顶层硅；顶层硅中至少集成了高压LIGBT、NLDMOS和PLDMOS器件；介质埋层的厚度不超过5微米，顶层硅的厚度不超过20微米；高压器件底部、介质埋层表面上方的顶层硅中具有多个不连续的高浓度N+区(掺杂浓度不低于1e16cm-3)；高压器件之间采用介质隔离区隔离。器件还可集成低压MOS器件，高、低压器件之间采用介质隔离区隔离，不同的低压器件之间采用场氧化层隔离。本发明由于多个不连续高浓度N+区的引入，削弱了顶层硅电场同时增强了介质埋层电场，器件击穿电压大幅提高，可用在汽车电子、消费电子、绿色照明、工业控制、电源管理、显示驱动等众多领域的高压集成电路中。
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公开(公告)号：CN102201406B
公开(公告)日：2012-11-07
申请号：CN201110105986.5
申请日：2011-04-26
Applicant: 电子科技大学
IPC: H01L27/06 , H01L29/78 , H01L29/06 , H01L21/8249
Abstract: 一种基于N型外延层的BCD集成器件及其制造方法，属于半导体功率器件技术领域。本发明在同一衬底上集成了高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件，各器件制作于P型衬底表面的P型外延层表面的N型外延层中，并通过P+对通隔离区实现结隔离；在高压器件下方的P型衬底和P型外延层之间具有N型埋层，在低压器件下方的P型外延层和N型外延层之间可有(或没有)N型埋层。本发明通过引入N型埋层实现相同击穿电压下可以使用更低电阻率的硅片作为衬底，避免了采用区熔FZ法制造的单晶硅片带来的芯片制造成本的增加，从而降低了芯片的制造成本。
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