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公开(公告)号：CN118068742A
公开(公告)日：2024-05-24
申请号：CN202311565343.8
申请日：2023-11-22
Applicant: 瑞萨电子株式会社
Inventor： 铃木高之
IPC: G05B19/042 , G01R19/00
Abstract: 根据一个实施例的一种连接控制电路包括具有操作状态控制电路的操作模式检测电路。在另一设备未被连接到第一设备的第一状态下，操作状态控制电路将接收器电路设置为操作状态并且将操作模式检测电路设置为停止状态。此外，在另一设备被连接到第一设备的第二状态下，操作状态控制电路将接收器电路设置为停止状态并且将操作模式检测电路设置为操作状态。
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公开(公告)号：CN118055694A
公开(公告)日：2024-05-17
申请号：CN202311420273.7
申请日：2023-10-30
Applicant: 瑞萨电子株式会社
IPC: H10N97/00
Abstract: 本公开的各实施例涉及半导体器件及其制造方法。一种半导体器件的制造方法，包括：在MIM区域和布线区域中依次沉积第一导体膜、介电膜和第二导体膜；选择性地去除第二导体膜，由此从第二导体膜形成电容器元件的上电极；选择性地去除所暴露的介电膜，从而暴露布线区域中的第一导体膜，并形成具有凸缘部分的介电层，该凸缘部分从MIM区域中的上电极下方的区域向外突出；以及选择性地去除第一导体膜，由此从第一导体膜形成电容器元件的下电极，并且在布线区域中从其上表面被暴露的第一导体膜形成布线图案。
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公开(公告)号：CN118055197A
公开(公告)日：2024-05-17
申请号：CN202311357463.9
申请日：2023-10-19
Applicant: 瑞萨电子株式会社
Inventor： 村上友近
IPC: H04N5/14 , H04N5/21 , G06N3/0464
Abstract: 一种图像处理装置，包括：接收电路，接收在高度方向和水平方向上被扩展的图像数据；线存储器，具有用于每个通道的寄存器组，该寄存器组能够保持沿高度方向以行为单位在水平方向上被扩展的数据；移位数据生成电路，生成包括图像数据的高度方向的空间位置被移位了不同的移位量的多条第一中间数据，并将所述多条第一中间数据存储在与线存储器的多个通道相互对应的多个寄存器组中；滤波处理电路，在多条第一中间数据中提取指示具有相同的空间位置并具有不同的通道的多条数据当中的最大值的数据；以及池化处理电路，在第二中间数据中提取指示针对每个预定空间区域的多条数据当中的最大值的数据，并且生成输出数据。
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公开(公告)号：CN118054775A
公开(公告)日：2024-05-17
申请号：CN202311366371.7
申请日：2023-10-20
Applicant: 瑞萨电子株式会社
Inventor： 神立一弘
IPC: H03K17/082 , H03K17/687
Abstract: 一种击穿电压控制电路，包括：高电压监测电路；以及第一电压切换电路1112，其连接到高电压监测电路，该高电压监测电路基于被输入到该高电压监测电路的输入信号生成第一参考信号，第一电压切换电路将被施加到该第一电压切换电路的第一施加电压与第一参考信号进行比较，当第一施加电压被超过时，输出第一参考信号作为第一控制信号，并且当第一参考信号的电压小于第一施加电压时，输出第一施加电压作为第一控制信号。
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公开(公告)号：CN111952281B
公开(公告)日：2024-05-03
申请号：CN202010792984.7
申请日：2013-11-08
Applicant: 瑞萨电子株式会社
IPC: H01L23/532 , H01L23/528 , H01L23/522 , H01L21/768 , H01L21/321 , H01L21/311 , H01L21/3105 , H01L21/265 , H01L21/263 , H01L21/02
Abstract: 本发明涉及半导体器件及其制造方法。半导体器件具有：层间绝缘膜(INS2)；在层间绝缘膜(INS2)内形成的相邻的Cu配线(M1W)；以及与层间绝缘膜(INS2)的表面和Cu配线(M1W)的表面接触、且将层间绝缘膜(INS2)和Cu配线(M1W)覆盖的绝缘性阻挡膜(BR1)。而且，在相邻的Cu配线(M1W)之间，层间绝缘膜(INS2)在其表面具有损伤层(DM1)，在比损伤层(DM1)深的位置具有电场缓和层(ER1)，该电场缓和层(ER1)具有比损伤层(DM1)的氮浓度高的氮浓度。
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Patent Agency Ranking
公开(公告)号：CN117917662A
公开(公告)日：2024-04-23
申请号：CN202311194678.3
申请日：2023-09-15
Applicant: 瑞萨电子株式会社
Abstract: 本公开的各实施例涉及半导体器件以及管理秘密信息的方法。本发明提供了一种秘密信息的管理方法，从而确保丢弃阶段的密钥信息能够被无效，并且无法启动系统。在一种半导体器件的秘密信息的管理方法中，半导体器件包括一次性可编程(OTP)模块、安全模块和处理器。OTP模块还包括：OTP存储器，用于存储秘密信息和用于限定操作阶段和丢弃阶段的生命周期标志；定序器，用于读取存储在OTP存储器中的信息；以及寄存器，用于存储由定序器读取的信息。安全模块通过秘密信息执行过程。当从操作阶段改变到丢弃阶段时，处理器向安全模块请求过程，并向安全模块发送致使秘密信息无效的请求。
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公开(公告)号：CN108346655B
公开(公告)日：2024-04-23
申请号：CN201711432957.3
申请日：2017-12-26
Applicant: 瑞萨电子株式会社
IPC: H01L27/02
Abstract: 本发明涉及一种半导体装置和过电流保护装置。本发明的目的是抑制包括双向半导体开关的整个电路的导通电阻增加。该半导体装置包括通过共享漏电极而彼此反向串联耦合的垂直结构的第一主MOS晶体管和第二主MOS晶体管以及通过共享漏电极而彼此反向串联耦合的垂直结构的第一感测MOS晶体管和第二感测MOS晶体管。第一感测MOS晶体管用于检测第一主MOS晶体管的主电流，并且第二感测MOS晶体管用于检测第二主MOS晶体管的主电流。
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公开(公告)号：CN117747613A
公开(公告)日：2024-03-22
申请号：CN202311114398.7
申请日：2023-08-31
Applicant: 瑞萨电子株式会社
Inventor： 伊喜利勇贵
IPC: H01L27/07 , H01L29/739 , H01L29/861
Abstract: 本公开涉及一种半导体器件。根据一个实施例，半导体器件包括半导体衬底，其中，当从前表面侧察看时，半导体衬底包括：包括多个IGBT的IGBT区域；被布置成围绕IGBT区域的二极管区域；包括多个二极管的二极管区域；以及被布置成围绕二极管区域的外围区域，其中IGBT包括：漂移层、阻挡层、沟道层、发射极层、沟槽电极对60、沟槽绝缘膜、场停止层和集电极层；并且二极管包括漂移层、半导体层、沟道层、沟槽电极对、沟槽绝缘膜、场停止层和阴极层。
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公开(公告)号：CN117747589A
公开(公告)日：2024-03-22
申请号：CN202310951346.9
申请日：2023-07-31
Applicant: 瑞萨电子株式会社
IPC: H01L23/522
Abstract: 本公开涉及一种半导体装置。半导体芯片包括下布线层、形成在下布线层上的多层布线层，以及形成在多层布线层上的上布线层。这里，下布线层中所设置的布线的厚度大于多层布线层中所设置的多个布线中的每个布线的厚度，并且上布线层中所设置的布线的厚度大于多层布线层中所设置的多个布线中的每个布线的厚度。作为变压器的组件的下电感器被设置在下布线层中，并且作为变压器的组件的上电感器被设置在上布线层中。
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