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公开(公告)号：CN102769033A
公开(公告)日：2012-11-07
申请号：CN201110116103.0
申请日：2011-05-05
Applicant: 中国科学院微电子研究所
IPC: H01L29/778 , H01L29/06 , H01L21/336
Abstract: 本发明公开了一种HEMT，包括衬底、所述衬底上的缓冲层、所述缓冲层上的第一带隙材料层、所述第一带隙材料层上的第二带隙材料层、连接所述第一带隙材料层的源漏电极以及连接所述第二带隙材料层的栅电极，其特征在于：所述衬底为绝缘体衬底上的外延硅层，其中所述外延硅层生长在埋入衬底中的局部非晶态介质材料上。依照本发明的HEMT及其制造方法，由于器件形成在超薄的局部SOI衬底上，即便施加较高的源漏电压也难以在超薄的外延硅层中沿水平方向形成横向击穿，而在垂直方向由于非晶态的埋入绝缘层的阻断，纵向击穿也难以发生，因此依照本发明的HEMT可大幅提高器件的击穿电压，从而提高器件的可靠性。
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公开(公告)号：CN102593174A
公开(公告)日：2012-07-18
申请号：CN201110021062.7
申请日：2011-01-18
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/47 , H01L21/336 , H01L21/28 , H01L21/265
Abstract: 本发明公开了一种新型MOSFET器件及其实现方法，包括含硅的衬底、位于衬底中的沟道区、位于沟道区两侧的源漏区、位于沟道区上的栅极结构以及位于栅极结构两侧的隔离侧墙，其特征在于：由镍基金属硅化物构成源漏区，镍基金属硅化物中具有抑制镍金属扩散的掺杂离子；镍基金属硅化物/沟道区的界面处还具有掺杂离子的聚集区，聚集区位于隔离侧墙下方且未进入所述沟道区。分布在镍基金属硅化物里面和聚集在镍基金属硅化物/沟道界面处的掺杂离子可以阻止镍基金属硅化物的横向生长，因此可防止源漏穿通或栅极泄漏电流，从而提高器件可靠性，进一步提高了产品良率。此外，聚集在镍基金属硅化物/沟道界面处的掺杂离子还可以降低肖特基势垒，从而进一步提高器件的响应速度。
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公开(公告)号：CN102543745A
公开(公告)日：2012-07-04
申请号：CN201010617419.3
申请日：2010-12-31
Applicant: 中国科学院微电子研究所
IPC: H01L21/336
CPC classification number: H01L29/66803 , H01L21/26586 , H01L29/785
Abstract: 一种半导体器件的形成方法，包括：在第一绝缘层上顺序形成半导体基体、栅堆叠层及第二保护层；在确定栅极区域并去除栅极区域以外的第二保护层及栅堆叠层后，对半导体层执行离子注入操作以形成源漏区，并在栅极区域以外保留停止层、半导体层和覆盖半导体层的侧壁的第二绝缘层及暴露牺牲层；在形成第二侧墙以至少覆盖暴露的部分牺牲层后，去除第一保护层和第二保护层以暴露半导体层和栅堆叠层；并在暴露的半导体层和栅堆叠层上形成接触层；执行平坦化操作以暴露第一保护层，再以第一侧墙和第二侧墙为掩膜，去除第一保护层、牺牲层、停止层和半导体层以形成空腔，空腔暴露第一绝缘层。利于减小短沟道效应、源漏区电阻及寄生电容。
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公开(公告)号：CN102487014A
公开(公告)日：2012-06-06
申请号：CN201010572608.3
申请日：2010-12-03
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L21/28 , H01L21/768 , H01L29/78 , H01L29/417
CPC classification number: H01L21/28518 , H01L21/28185 , H01L21/76814 , H01L29/49 , H01L29/517 , H01L29/66492 , H01L29/66545 , H01L29/7833
Abstract: 本发明提供一种半导体结构的制造方法，包括：提供衬底，并且在衬底上形成伪栅堆叠、附着于所述伪栅堆叠侧壁的侧墙、以及位于伪栅堆叠两侧的源/漏区，其中伪栅堆叠包括伪栅极；在源/漏区表面形成第一接触层；形成覆盖第一接触层的层间介质层；去除伪栅极或伪栅堆叠以形成开口，在开口内填充第一导电材料或者填充栅介质层和第一导电材料，以形成栅堆叠结构；在层间介质层中形成接触孔，接触孔暴露第一接触层或者第一接触层和源/漏区的部分区域；在部分区域表面形成第二接触层；在接触孔中填充第二导电材料，形成接触塞。以及，一种半导体器件。利于降低接触电阻。
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公开(公告)号：CN102479818A
公开(公告)日：2012-05-30
申请号：CN201010571659.4
申请日：2010-11-29
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336 , H01L21/324
CPC classification number: H01L29/66643 , H01L21/26506 , H01L29/47 , H01L29/66772 , H01L29/7839 , H01L29/78618
Abstract: 本发明提供了一种半导体器件，包括衬底、位于衬底中的沟道区、位于沟道区两侧的源漏区、位于沟道区上的栅极结构、位于栅极结构周围的栅极侧墙，其特征在于：源漏区由外延生长的超薄金属硅化物构成，源漏区与沟道区的界面处具有掺杂离子的分离凝结区。依照本发明的半导体器件及其制造方法，可降低短沟道外延生长的超薄金属硅化物源漏MOSFET的肖特基势垒高度，从而提高器件驱动能力。
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Patent Agency Ranking
公开(公告)号：CN102479812A
公开(公告)日：2012-05-30
申请号：CN201010553050.4
申请日：2010-11-22
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/45 , H01L21/336 , H01L21/28 , H01L21/283 , H01L21/324 , H01L21/8242
Abstract: 本发明涉及一种半导体器件，包括衬底、位于所述衬底中的沟道区、源漏区、位于所述沟道区上的栅极和栅极侧墙以及位于所述源漏区上的镍基硅化物，其特征在于：所述镍基硅化物为外延生长的薄膜层。通过合理设置镍基硅化物材质以及处理温度，使得镍基硅化物可以承受为了消除DRAM电容缺陷而进行的高温退火，从而可以降低DRAM的MOSFET源漏寄生电阻和接触电阻，同时也可与现有CMOS制造技术兼容。
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公开(公告)号：CN119907238A
公开(公告)日：2025-04-29
申请号：CN202411940718.9
申请日：2024-12-26
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本发明提供了一种存储器及其制备方法。本发明的存储器的制备方法，包括如下步骤：1)在具有外围电路的晶圆上沉积介质并刻蚀形成第一深孔；2)依次沉积掺杂多晶硅和介质，随后去除顶部介质和掺杂多晶硅；3)沉积电容介质并在第一深孔中刻蚀形成第二深孔，随后沉积氮化硅；4)沉积掺杂非晶硅，激光退火形成具有大晶粒尺寸的多晶硅薄膜；5)刻蚀顶部有源区并制备晶体管，沉积介质并平坦化，随后依次沉积栅介质和掺杂非晶硅，激光退火形成掺杂多晶硅电极；6)刻蚀形成栅极，随后刻蚀通孔并进行金属互连，完成存储器制备。本发明的制备方法减少了存储单元的占用面积，并大幅提高了多晶硅薄膜晶体管的性能。
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公开(公告)号：CN119894053A
公开(公告)日：2025-04-25
申请号：CN202311378090.3
申请日：2023-10-23
Applicant: 中国科学院微电子研究所
Abstract: 本申请实施例公开了一种薄膜晶体管和薄膜晶体管的制备方法，薄膜晶体管包括了衬底层、源极、漏极、栅极、有源层和栅极隔离层，衬底层上形成有第二沟槽，至少部分栅极设置在第二沟槽内，栅极连接于栅极隔离层背离于有源层的一侧，基于此通过本申请实施例提供的薄膜晶体管有效缩短沟道并形成沟槽状的栅极，窄沟槽三维沟道器件，从而在不增加器件水平面积(foot Print)前提下提高器件开态电流密度，提高导通电流与存储密度。
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公开(公告)号：CN119835973A
公开(公告)日：2025-04-15
申请号：CN202411799036.0
申请日：2024-12-06
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于增强环栅晶体管的栅控能力，降低漏电风险，提高环栅晶体管的工作性能。所述环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。有源结构设置在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沟道区包括至少一层纳米结构。每层纳米结构包括沿半导体基底的厚度方向间隔设置的至少两层半导体部、以及设置在相邻两层半导体部之间的介质部。栅堆叠结构环绕在每层纳米结构的外周。所述环栅晶体管的制造方法用于制造上述环栅晶体管。
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公开(公告)号：CN119815828A
公开(公告)日：2025-04-11
申请号：CN202411721894.3
申请日：2024-11-28
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
IPC: H10B12/00
Abstract: 本申请公开了一种半导体器件及其制备方法，该半导体器件包括衬底和位线结构，位线结构形成于衬底上，位线结构包括第一部分和第二部分，第二部分位于第一部分背离衬底的一侧，第一部分包括硅化物和碳掺杂物，第二部分包括硅。本申请提供的该半导体器件的位线结构受热后不易退化，热稳定性大大提升，从而使得半导体器件的性能得到显著提升。
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