在具有金属图案的半导体基底形成堆叠式介电层的方法

    公开(公告)号:CN1448995A

    公开(公告)日:2003-10-15

    申请号:CN02108497.1

    申请日:2002-04-01

    Inventor: 李世达

    Abstract: 本发明提供一种在具有金属图案的半导体基底形成堆叠式介电层的方法,包括下列步骤:在上述半导体基底表面形成第一介电层;以及在上述第一介电层上方形成第二介电层,以构成一复合介电层,其中上述第二介电层的介电常数(k)大于上述第一介电层的介电常数(k),上述第二介电层的硬度大于上述第一介电层的硬度,并且上述第二介电层的厚度小于上述第一介电层的厚度。最好是重复第一介电层、第二介电层的堆叠2-3次。根据本发明的方法,能够避免在介电层中产生出气现象与破裂,并且,当内连导线间的电容必须缩小时,能够符合需求。

    一种半导体器件终端结构及其制作工艺

    公开(公告)号:CN119486222A

    公开(公告)日:2025-02-18

    申请号:CN202411525608.6

    申请日:2024-10-30

    Abstract: 本发明公开一种半导体器件终端结构及其制作工艺,所述半导体器件终端结构设置在N‑P‑N型掺杂的宽禁带半导体外延片中;本结构通过离子注入或外延+离子注入的方式在P型掺杂埋层中设置N型掺杂电场截止区和N型掺杂电荷补偿区,所述N型掺杂电场截止区最深处超过P型掺杂埋层并深入N型掺杂漂移区。本结构可以通过调整不少于一个N型掺杂电荷补偿区间隔、体积,掺杂的方式实现从主结区到终端区方向上、切割道区域到终端区方向上,P型掺杂埋层等效受主杂质原子量逐渐降低的效果,最终起到降低主结区的曲率效应,缓解主结附近电场集中问题,避免功率器件主结提前发生击穿的问题。

    具有电介质气隙的互连结构

    公开(公告)号:CN101490825B

    公开(公告)日:2012-07-04

    申请号:CN200780026288.8

    申请日:2007-07-10

    Inventor: 杨智超

    CPC classification number: H01L21/7682 H01L21/76835

    Abstract: 一种通过利用多相光致抗蚀剂材料在电介质层内提供气隙而具有改善的性能和电容的互连结构。互连特征嵌入在电介质层中,该电介质层在围绕互连特征的部分中具有柱形气隙结构。互连特征也可以嵌入在具有产生不同介电常数的两相或更多相的电介质层中。该互连结构与现有的后段处理兼容。

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