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公开(公告)号：CN110660443A
公开(公告)日：2020-01-07
申请号：CN201910573698.9
申请日：2019-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C16/34
Abstract: 公开了读辅助电路，读辅助电路包括分压器电路和多个写入线驱动器电路。分压器电路配置为将电源电压分压并且在所述分压器电路的输出处的源极写入线电压提供给多个写入线驱动器电路。每个写入线驱动器电路配置为接收源极写入线电压，并根据控制每个写入线驱动器电路的相应的独立使能信号选择性地将源极写入线电压应用于相应的写入线。本发明实施例还涉及一种存储器系统以及一种在读取操作期间将读辅助提供给多个存储器单元的方法。
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公开(公告)号：CN106098094B
公开(公告)日：2019-06-11
申请号：CN201510837492.4
申请日：2015-11-26
Applicant: 台湾积体电路制造股份有限公司
Inventor： 穆罕默德·哈桑·陶菲魁 , 藤原英弘 , 廖宏仁 , 陈炎辉
IPC: G11C11/412
CPC classification number: G11C11/419 , G11C7/12 , G11C7/22 , G11C11/412
Abstract: 本发明提供了一种存储器件，包括第一反相器、与第一反相器交叉耦合的第二反相器、访问单元和开关单元。将访问单元配置为根据由第一字线和第二字线提供的信号，使第一反相器的输出端放电并且对第二反相器的输出端充电。将开关单元配置为根据由第一字线提供的信号，使电源与第一反相器和第二反相器断开。
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公开(公告)号：CN109427387A
公开(公告)日：2019-03-05
申请号：CN201810995756.2
申请日：2018-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/414
Abstract: 本发明的实施例提供了存储阵列。存储阵列包括沿着第一方向排列的单元列和在单元列上方沿着第一方向延伸的位线。该单元列包括一组存储单元和一组带单元。位线包括第一导体和第二导体。第一导体沿着第一方向延伸并且位于第一导电层中。第二导体沿着第一方向延伸并且位于不同于第一导电层的第二导电层中。
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公开(公告)号：CN108122593A
公开(公告)日：2018-06-05
申请号：CN201711055150.2
申请日：2017-11-01
Applicant: 台湾积体电路制造股份有限公司
Abstract: 数据存储装置可以检测在对(x+y)位地址的x位行地址和/或y位列地址进行的解码中出现的故障。数据存储装置对x位行地址和/或y位列地址进行解码以提供字线(WL)和/或位线(BL)，从而访问数据存储装置的存储器阵列中的一个或多个单元。数据存储装置将WL的一个或多个子组和/或BL的一个或多个子组彼此进行比较以用于检测故障。当WL的一个或多个子组和/或BL的一个或多个子组中的一条或多条WL和/或BL不同时，数据存储装置确定在对(x+y)位地址的x位行地址和/或y位列地址进行的解码中出现故障。本发明还提供了用于数据存储装置的地址解码器及其操作方法。
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Patent Agency Ranking
公开(公告)号：CN107204202A
公开(公告)日：2017-09-26
申请号：CN201710160253.9
申请日：2017-03-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/418 , G11C11/419
CPC classification number: H01L27/1104 , G11C11/412 , G11C11/418 , G11C11/419 , H01L21/823475 , H01L23/528 , H01L27/0207
Abstract: 本揭示提供被布置成行和列的静态随机存取存储器SRAM单元的阵列。第一通信路径被放置在与所述阵列的边缘相距第一距离处且可经操作以控制对所述阵列的第一行的SRAM单元的存取以供写入操作。第二通信路径被放置在与所述阵列的所述边缘相距第二距离处且可经操作以控制对所述阵列的第二行的SRAM单元的存取以供写入操作。所述第二距离不同于所述第一距离。第一导电结构被放置在与所述阵列的所述边缘相距第三距离处且可经操作以控制对所述第一行的所述SRAM单元的存取以供读取操作。第二导电结构被放置在与所述阵列的所述边缘相距所述第三距离处且可经操作以控制对所述第二行的所述SRAM单元的存取以供读取操作。
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公开(公告)号：CN107017018A
公开(公告)日：2017-08-04
申请号：CN201610906002.6
申请日：2016-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412 , G11C11/417
CPC classification number: G11C11/412 , G11C8/14 , G11C11/418 , G11C11/419 , H01L27/1104 , G11C11/417
Abstract: 在一些实施例中，本发明涉及静态随机存取存储器(SRAM)器件。SRAM器件包括多个SRAM单元，被布置为多行和多列，其中，相应的SRAM单元包括相应的互补数据存储节点对以存储相应数据状态。第一对存取晶体管连接至SRAM单元的互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第一对互补位线。第二对存取晶体管连接至该SRAM单元的该互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第二对互补位线。
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公开(公告)号：CN221058670U
公开(公告)日：2024-05-31
申请号：CN202322743001.2
申请日：2023-10-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00 , G11C11/412
Abstract: 记忆体装置包含多个记忆体单元，该多个记忆体单元位于基板上方并形成为具有多个行及多个列的阵列。多个记忆体单元中的每一者包含多个晶体管。位于多个行中的第一相邻者中的多个记忆体单元中的第一子集经由多个第一互连结构中的对应者实体耦接至带有供应电压的多个第二互连结构中的对应者。多个第一互连结构沿第一侧向延伸，该第一侧向平行于记忆体单元的晶体管中的每一者的通道的延伸方向；位于多个第一互连结构上方的多个第二互连结构沿第二侧向延伸，该第二侧向垂直于第一侧向。本揭示的实施例有助于增加记忆体装置的速度及节省能量。
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公开(公告)号：CN220895196U
公开(公告)日：2024-05-03
申请号：CN202322319905.2
申请日：2023-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4063 , G11C11/413
Abstract: 一种记忆体装置。在一个态样中，记忆体装置包括一组记忆体单元。在一个态样中，此记忆体装置包括沿着一方向延伸的第一位元线。此第一位元线可耦合到沿着此方向设置的此组记忆体单元的子集。在一个态样中，此记忆体装置包括沿着此方向延伸的第二位元线。在一个态样中，此记忆体装置包括耦合在此第一位元线与此第二位元线之间的开关。本揭示实施例的配置有助于改善记忆体装置的效率。
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公开(公告)号：CN222302308U
公开(公告)日：2025-01-03
申请号：CN202420957119.7
申请日：2024-05-06
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体装置包括第一记忆体单元、第二记忆体单元、第三记忆体单元和第四记忆体单元，操作性地排列于多个列的第一者，并且分别操作性地排列于多个行的第一者、第二者、第三者和第四者。第一列操作性地对应第一对位元线和第二对位元线。第一至第四行分别对应第一字元线、第二字元线、第三字元线和第四字元线。第一对位元线操作性地耦合第一记忆体单元和第二记忆体单元。第二对位元线操作性地耦合第三记忆体单元和第四记忆体单元。
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