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公开(公告)号：CN105895578B
公开(公告)日：2019-07-19
申请号：CN201610081806.7
申请日：2016-02-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/027 , H01L23/528
CPC classification number: G06F17/5068 , G03F1/70 , G03F7/70433 , G06F17/50 , G06F2217/12 , H01L21/027 , H01L21/76816 , H01L21/76895 , H01L23/485 , H01L23/5226 , H01L23/528 , H01L23/5286 , H01L27/0207 , H01L27/11582 , H01L28/00
Abstract: 本发明提供了一种形成用于制造集成电路的一组掩模的方法，包括：确定原始布局设计中的第一通孔布局图案和电源轨布局图案的存在。第一通孔布局图案和电源轨布局图案彼此重叠。第一通孔布局图案是原始布局设计的第一单元布局的一部分。原始布局设计的第一单元布局和第二单元布局共用电源轨布局图案。该方法还包括更改原始布局设计以成为更改的布局设计并且基于更改的布局设计形成该组掩模。如果原始布局设计中存在第一通孔布局图案和电源轨，则更改原始布局设计包括：利用扩大的通孔布局图案来替换第一通孔布局图案。本发明还提供了利用该方法形成的集成电路。
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公开(公告)号：CN107683475B
公开(公告)日：2019-05-21
申请号：CN201680032550.9
申请日：2016-06-08
Applicant: 科磊股份有限公司
CPC classification number: G06F17/5081 , G03F1/44 , G03F7/705 , G03F7/70633 , G06F17/5068 , G06F2217/12 , Y02P90/265
Abstract: 公开使用图案化晶片几何测量来检测、量化及控制过程引发的非对称图征的系统及方法。所述系统可包含几何测量工具，所述几何测量工具经配置以在晶片经历制作过程之前获得晶片的第一组晶片几何测量，且在所述制作过程之后获得所述晶片的第二组晶片几何测量。所述系统还可包含与所述几何测量工具通信的处理器。所述处理器可经配置以：基于所述第一组晶片几何测量及所述第二组晶片几何测量而计算几何变化映图；分析所述几何变化映图以检测由所述制作过程引发到晶片几何形状的非对称成分；及基于在所述晶片几何形状中检测到的所述非对称成分而估计由所述制作过程引发的非对称重叠误差。
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公开(公告)号：CN106797080B
公开(公告)日：2019-05-21
申请号：CN201580055238.7
申请日：2015-10-27
Applicant: 迪睿合株式会社
Inventor： 阿久津恭志
CPC classification number: H01L24/29 , B32B37/12 , B32B2307/202 , G06F17/5045 , G06F17/5068 , H01B1/22 , H01L23/4985 , H01L24/32 , H01L24/83 , H01L2224/2929 , H01L2224/29298 , H01L2224/293 , H01L2224/29387 , H01L2224/29499 , H01L2224/32225 , H01L2224/83101 , H01L2924/14 , H01R13/2414 , H05K1/028 , H05K1/111 , H05K1/144 , H05K3/32 , H05K2201/0209 , H05K2201/0215 , H05K2201/0266 , H05K2201/041
Abstract: 本发明提供一种各向异性导电膜，其是包含绝缘粘接剂层(10)和以格子状配置于该绝缘粘接剂层的导电粒子(P)的各向异性导电膜(1A)。关于基准导电粒子(P0)、最接近于基准导电粒子(P0)的第一导电粒子(P1)、以及第二导电粒子(P2)，该第二导电粒子(P2)是与第一导电粒子(P1)同等地或次于第一导电粒子(P1)地接近于基准导电粒子(P0)的导电粒子、且不存在于包含基准导电粒子(P0)和第一导电粒子(P1)的格子轴上，基准导电粒子(P0)在各向异性导电膜的长边方向上的投影像(q1)与第一导电粒子(P1)或第二导电粒子(P2)重叠，基准导电粒子(P)在各向异性导电膜的短边方向上的投影像(q2)与第二导电粒子(P2)或第一导电粒子(P1)重叠。它们的重叠宽度(W1)、重叠宽度(W2)中的至少一方小于导电粒子(P)的粒径(D)的1倍。
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公开(公告)号：CN109635401A
公开(公告)日：2019-04-16
申请号：CN201811472084.3
申请日：2018-12-04
Applicant: 中国航空工业集团公司西安航空计算技术研究所
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F17/5054
Abstract: 本发明设计了一种可以根据存储系统硬件设计架构动态配置控制器参数的方法。此方法通过配置FPGA内部设置的参数寄存器，如页大小寄存器，总块数寄存器，数据宽度寄存器，通道数寄存器等，根据这些参数寄存器设置值组合成相应的系统存储控制器，以适应当前硬件设计的存储系统。
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公开(公告)号：CN108763706A
公开(公告)日：2018-11-06
申请号：CN201810485112.9
申请日：2018-05-18
Applicant: 福州大学
IPC: G06F17/50
CPC classification number: G06F17/5068
Abstract: 本发明提供一种用于单向设计的切口再分配和DSA模板分配方法，属于超大规模集成电路（VLSI）物理设计自动化技术领域。该方法首先将问题转换为加权间隔冲突图。然后，提出一种最小权点不相交路的覆盖算法将图分成一系列路径。最后，对于每条路径，使用动态规划算法来最小化冲突数量和总导线成本，最终得到最佳的切口再分配和DSA模板分配方案，实现最佳的冲突结果和导线成本。
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Patent Agency Ranking
公开(公告)号：CN108763612A
公开(公告)日：2018-11-06
申请号：CN201810284999.5
申请日：2018-04-02
Applicant: 复旦大学
CPC classification number: G06F17/5068 , G06N3/02
Abstract: 本发明属于集成电路设计技术领域，具体为一种神经网络的池化层加速运算的方法与电路。本发明是将二维的池化运算分解为两次一维池化运算：宽度方向一维池化运算与高度方向一维池化运算；电路结构包括五部分：用于图层分割与数据读取的图层分割模块、用于进行宽度方向的池化运算的横向池化运算模块、用于进行高度方向的池化运算的纵向池化运算模块以及负责数据回写的输出控制模块。本发明相比传统方法减少了运算量；该电路中所有的模块均是对数据流进行处理，因此不需要过多的片上缓存来存储临时结果，节省了芯片面积。同时，电路使用脉动阵列结构，使每个时钟周期所有的硬件单元都处于工作状态，提高了硬件单元使用率，从而提高了电路的工作效率。
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公开(公告)号：CN108710755A
公开(公告)日：2018-10-26
申请号：CN201810478207.8
申请日：2018-05-18
Applicant: 龙迅半导体(合肥)股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5063 , G06F17/5068
Abstract: 本发明公开了一种BMC发送器，通过基于电流型数模转换器，在延时控制单元的控制下，将数据编码和协议处理单元发送过来的数据做等间隔延时处理，然后控制电流型数模转换器对RC电路进行充放电，获得精确控制的转换时间，再经单位增益缓冲器将转换时间得到控制的数据驱动到CC通道上，生成输出波形，通过本发明解决了现有技术中传统的BMC发送器模块与BMC接收器模块在电路性质上不同，导致数字模块和模拟模块在电源系统上的相互影响，同时，由于传统的BMC发送器的等间隔数据或时钟驱动为数字缓冲器，带来的电源开关噪声，以及消耗较大的芯片面积和功耗的问题。
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公开(公告)号：CN108700802A
公开(公告)日：2018-10-23
申请号：CN201680082533.6
申请日：2016-12-21
Applicant: ASML荷兰有限公司
IPC: G03F1/36 , G03F1/70 , G03F1/80 , G06F17/50 , H01L21/033 , H01L21/311
CPC classification number: G03F1/36 , G03F1/80 , G06F17/5068 , G06F2217/12 , H01L21/0334 , H01L21/311
Abstract: 提供一种工艺，该工艺包括：获得布局，所述布局至少部分地指定通过图案化过程和蚀刻过程转移到衬底上的图案；以及利用一个或更多个处理器修改所述布局以包括蚀刻辅助特征，该蚀刻辅助特征大于图案化过程的分辨率极限且小于蚀刻过程的分辨率极限，该蚀刻辅助特征配置成减小图案化过程或蚀刻过程的偏差，以减小所述布局中的特征的归因于蚀刻过程的蚀刻诱发移位，或者扩展另一个图案化过程的过程窗口。
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公开(公告)号：CN108694292A
公开(公告)日：2018-10-23
申请号：CN201810625705.0
申请日：2018-06-18
Applicant: 重庆大学
CPC classification number: G06F17/5068 , H01L23/3114
Abstract: 本发明提供的一种功率模块封装结构优化方法，包括如下步骤：S1.确定出功率模块的封装结构；S2.确定出封装结构的优化尺寸目标；S3.建立功率循环寿命的模型以及影响温度循环寿命的各层单位体积非弹性工作密度模型；S4.采用非支配排序遗传算法得出功率循环寿命模型和各层单位体积非弹性工作密度模型的Pareto最优解，从而确定出封装结构的优化尺寸；通过上述方法，综合考虑功率模块芯片的循环寿命和温度循环的影响因素，能够准确确定出合理的功率模块的封装尺寸，从而有效确保功率模块的功率循环寿命和温度循环寿命，提高功率模块的耐用性，进而提升电力电子装备的安全可靠性。
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公开(公告)号：CN108416115A
公开(公告)日：2018-08-17
申请号：CN201810133628.7
申请日：2018-02-09
Applicant: 复旦大学
IPC: G06F17/50
CPC classification number: G06F17/5068
Abstract: 本发明属于集成电路半导体技术领域，具体为一种氮化镓基大功率高电子迁移率晶体管沟道电势和电流计算模型。晶体管的结构是异质结，制备方法：在未掺杂的GaN上通过分子束外延生长AlGaN，然后对AlGaN进行n型简并掺杂，在掺杂的AlGaN与GaN之间隔一层很薄的本征AlGaN，以减少施主原子对电子的散射；此器件可用于大功率电子。本发明通过求出这种器件的沟道电势和二维电子气电荷密度，考虑电子的漂移和扩散，得到沟道任意处的电流与该处电势之间关系式；忽略复合和产生电流，不同沟道点的电流相等，得到沟道电势以及源漏电流的解析表达式。该解析模型形式简洁、物理概念清晰，为电路模拟软件在研究大功率HEMT器件时提供了快速的电路仿真工具。
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