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公开(公告)号：CN112151614A
公开(公告)日：2020-12-29
申请号：CN202010572172.1
申请日：2020-06-22
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L29/423
Abstract: 本申请涉及半导体器件。为了减小导通电阻同时抑制具有超级结结构的垂直MOSFET的特性变化的增加，垂直MOSFET包括具有n型漂移区的半导体衬底、在n型漂移区的表面上形成的p型基极区、以预定间隔布置在p型基极区下部的n型漂移区中的多个p型列区、底表面到达比p型基极区更深的位置并且布置在相邻p型列区之间的多个沟槽、在多个沟槽中形成的多个栅极电极、和在栅极电极的侧面上的p型基极区中形成的n型源极区。
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公开(公告)号：CN117525150A
公开(公告)日：2024-02-06
申请号：CN202311759387.4
申请日：2018-12-26
Applicant: 瑞萨电子株式会社
Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。
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公开(公告)号：CN115966592A
公开(公告)日：2023-04-14
申请号：CN202211077121.7
申请日：2022-09-05
Applicant: 瑞萨电子株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/335 , H01L27/088 , H01L21/8234
Abstract: 本发明的实施例涉及半导体器件及其制造方法。提供了一种能够在单元部分的终端部分附近确保足够的击穿电压的半导体器件及其制造方法。单元部分包括彼此相邻的第一单元柱状区域和第二单元柱状区域，以及布置在第一单元柱状区域和第二单元柱状区域之间的第一单元沟槽栅极和第二单元沟槽栅极。外周部分包括连接到第一单元沟槽栅极和第二单元沟槽栅极中的每个单元沟槽栅极的端部的外周沟槽栅极和相对于外周沟槽栅极而被布置在单元部分侧上并且在平面图中跨第一单元沟槽栅极和第二单元沟槽栅极延伸的第一外周柱状区域。
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公开(公告)号：CN110098258A
公开(公告)日：2019-08-06
申请号：CN201910087496.3
申请日：2019-01-29
Applicant: 瑞萨电子株式会社
IPC: H01L29/786 , H01L29/06 , H01L21/336
Abstract: 本发明的各实施例涉及半导体器件及其制造方法。在作为SiC衬底的半导体衬底上形成漂移层。漂移层包括第一至第三n型半导体层和p型杂质区域。在此，第二n型半导体层的杂质浓度高于第一n型半导体层的杂质浓度和第三n型半导体层的杂质浓度。而且，在平面图中，位于彼此相邻的p型杂质区域之间的第二半导体层与在沟槽中形成的栅极电极的至少一部分重叠。
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公开(公告)号：CN119008667A
公开(公告)日：2024-11-22
申请号：CN202410416676.2
申请日：2024-04-08
Applicant: 瑞萨电子株式会社
IPC: H01L29/40 , H01L29/423 , H01L29/78
Abstract: 本公开的各实施例涉及半导体器件。提高了半导体器件的性能。在半导体衬底(SUB)中，沟槽TR1和沟槽TR2形成为从该半导体衬底(SUB)的上表面(TS)到达预定深度。在该沟槽TR1的下部处形成场板电极(FP)，并且在该沟槽TR1的上部处形成栅极电极GE1。栅极电极GE2形成在该沟槽TR2内部。该沟槽TR1的深度比该沟槽TR2的深度深。在平面图中，该沟槽TR1被该沟槽TR2围绕。
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Patent Agency Ranking
公开(公告)号：CN110098258B
公开(公告)日：2024-10-01
申请号：CN201910087496.3
申请日：2019-01-29
Applicant: 瑞萨电子株式会社
IPC: H01L29/786 , H01L29/06 , H01L21/336
Abstract: 本发明的各实施例涉及半导体器件及其制造方法。在作为SiC衬底的半导体衬底上形成漂移层。漂移层包括第一至第三n型半导体层和p型杂质区域。在此，第二n型半导体层的杂质浓度高于第一n型半导体层的杂质浓度和第三n型半导体层的杂质浓度。而且，在平面图中，位于彼此相邻的p型杂质区域之间的第二半导体层与在沟槽中形成的栅极电极的至少一部分重叠。
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公开(公告)号：CN118116960A
公开(公告)日：2024-05-31
申请号：CN202311556717.X
申请日：2023-11-21
Applicant: 瑞萨电子株式会社
IPC: H01L29/739 , H01L29/08 , H01L29/10 , H01L21/331
Abstract: 一种半导体衬底包括在成对的沟槽之间在Y方向上彼此分离的多个发射极形成区域、以及位于发射极形成区域之间的分离区域。p型基极区域被形成在发射极形成区域和分离区域中的每个区域的半导体衬底中。n型杂质区域被形成在每个发射极形成区域的基极区域中。杂质区域也在分离区域中与成对的沟槽接触的位置处被形成在基极区域中。
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公开(公告)号：CN110010687B
公开(公告)日：2024-01-05
申请号：CN201811654142.4
申请日：2018-12-26
Applicant: 瑞萨电子株式会社
Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。
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公开(公告)号：CN116913945A
公开(公告)日：2023-10-20
申请号：CN202310254153.8
申请日：2023-03-16
Applicant: 瑞萨电子株式会社
Abstract: 本公开涉及一种半导体器件。该半导体器件包括：半导体衬底、各自从半导体衬底的上表面形成的第一源极区域和第一漏极区域、经由第一栅极介电膜在半导体衬底上形成的在第一源极区域与第一漏极区域之间的第一栅极电极、在栅极长度方向上在半导体衬底的上表面中形成的在第一栅极介电膜与第一漏极区域之间的第一沟槽、在栅极长度方向上在半导体衬底的上表面中形成的在栅极介电膜与第一漏极区域之间的比第一沟槽浅的第二沟槽，以及嵌入第一沟槽和第二沟槽中的第一介电膜。第一沟槽和第二沟槽在栅极宽度方向上彼此接触。
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公开(公告)号：CN115985962A
公开(公告)日：2023-04-18
申请号：CN202211255764.6
申请日：2022-10-13
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本公开涉及一种半导体器件及其制造方法。该半导体器件，包括其中形成有多个单位单元的单元区、以及在平面图中围绕该单元区的外围区。多个单位单元中的每个单位单元包括具有漂移区的半导体衬底、体区、源区、一对第一柱区、以及被形成在沟槽中的栅电极，栅绝缘膜被插入在沟槽与栅电极之间。阱区被形成在外围区中的漂移区的表面上。第二柱区被形成在阱区下方的漂移区中并且在Y和X方向上延伸以包围单元区。阱区被连接到体区，第二柱区被连接到阱区。
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