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公开(公告)号：CN1123892C
公开(公告)日：2003-10-08
申请号：CN00104076.6
申请日：2000-03-17
Applicant: 株式会社东芝
CPC classification number: G11C16/107 , G11C16/30 , G11C16/3409 , G11C16/344 , G11C16/3445 , G11C16/3459 , G11C16/3477
Abstract: 电位发生电路生成2种擦除校验阈值EVT1、EVT2且EVT2＝EVT1+(OEVT-EVTL)。OEVT是过擦除阈值。将擦除校验阈值设定为EVT2时的擦除后的阈值电压分布的下限比OEVT还高。EVTL是将擦除校验阈值设置成EVT1时的擦除后的阈值电压分布的下限比OEVT还低。擦除校验阈值EVT1、EVT2，分别对应动作模式使用。例如，在写入/擦除测试时，将擦除校验阈值设定为EVT2。在通常动作时，将擦除校验阈值设定EVT1。
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公开(公告)号：CN100431052C
公开(公告)日：2008-11-05
申请号：CN02151650.2
申请日：2002-12-26
Applicant: 株式会社东芝
Abstract: 提供半导体集成电路装置及其读出开始触发信号的发生方法。该半导体集成电路装置设有：与存储体0对应的第一存储器单元阵列；与存储体1对应的第二存储器单元阵列；检测输入地址转变，发生第一地址转变信号的第一地址转变信号发生电路；事前检测存储体0或存储体1的自动执行结束，发生第二地址转变信号的第二地址转变信号发生电路以及读出开始触发器输出电路。读出开始触发器输出电路根据第一地址转变信号和第二地址转变信号，输出读出开始触发信号。
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公开(公告)号：CN1199188C
公开(公告)日：2005-04-27
申请号：CN00104392.7
申请日：2000-03-23
Applicant: 株式会社东芝
CPC classification number: G11C29/78
Abstract: 半导体存储装置，包括成为擦除时的单位的多个块核心、用于在缺陷产生时置换为这些块核心中的存储器单元阵列的R/D块核心、存储缺陷块核心地址的R/D地址存储部及把该R/D地址存储部的输出信号和块地址缓冲器的输出信号进行比较的R/D地址比较部。在比较结果一致时，使R/D块核心中的块解码器成为选择状态，使缺陷块核心中的块解码器成为强制非选择状态，把缺陷块核心置换为R/D块核心。
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公开(公告)号：CN1405778A
公开(公告)日：2003-03-26
申请号：CN02141617.6
申请日：2002-09-06
Applicant: 株式会社东芝
Inventor： 田浦忠行
CPC classification number: G11C16/26 , G11C7/18 , G11C2216/22
Abstract: 披露了一种半导体存储器件，它包括：多个存储单元块；多条副数据线；包含多个存储单元块和多条副数据线的第一存储体区；配置至少一个第二存储体区；多条数据读取线；连接到多条数据读取线的多个第一放大电路；多条自动数据线；连接到多条自动数据读取线的多个第二放大电路；以及对应于多个存储单元块设置的多个开关电路；其中，即使在从多个第二放大电路读取第一存储体区的多个存储单元中的数据时，也可从多个第一放大电路读取第二存储体区的多个存储单元中的数据。
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公开(公告)号：CN1404151A
公开(公告)日：2003-03-19
申请号：CN02143725.4
申请日：2002-08-30
Applicant: 株式会社东芝
CPC classification number: G11C16/0408 , G11C16/08 , G11C16/26 , G11C29/70
Abstract: 一种非易失性半导体存储器，具有第1和第2非易失性存储片、读取用数据线以及写入校验用数据线、读取用传感放大器、写入校验用传感放大器、以及写入电路。上述各数据线设置在第1和第2非易失性存储片间的区域。分别选择性连接到第1非易失性存储片的位线和第2非易失性存储片的位线。上述读取用传感放大器连接到读取用数据线。写入校验用传感放大器和上述写入电路分别连接到写入校验用数据线。
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Patent Agency Ranking
公开(公告)号：CN1267997C
公开(公告)日：2006-08-02
申请号：CN02156071.4
申请日：2002-12-13
Applicant: 株式会社东芝
CPC classification number: G11C29/81
Abstract: 一种半导体存储器件：具备分别把多个存储单元排列起来构成的多个存储单元块；设置在上述每个单元块中的第1冗余单元阵列；对应上述多个存储单元块的冗余单元块；设置在上述冗余单元块内的第2冗余单元阵列；具有存储存储单元块内的缺陷单元阵列的地址的第1地址存储电路和对该所存储的地址信号和来自外部的地址信号进行比较并输出用第1冗余单元阵列置换上述缺陷单元阵列的置换信号的第1地址检测电路的第1缺陷补救电路；具有存储多个存储单元块的缺陷块地址的第2地址存储电路和对该所存储的地址信号和来自外部的地址信号进行比较并输出用冗余单元块置换缺陷块的置换信号的第2地址检测电路的第2缺陷补救电路；第1缺陷补救电路具有这样的门电路：当存储在第2地址存储电路中的地址信号与来自外部的地址信号不同时，使从第1地址检测电路输出的置换信号有效后输出，当存储在第2地址存储电路中的地址信号与来自外部的地址信号一致时，使从冗余单元块内的第2冗余单元阵列读出的置换信号有效后输出。
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公开(公告)号：CN1267890A
公开(公告)日：2000-09-27
申请号：CN00104076.6
申请日：2000-03-17
Applicant: 株式会社东芝
CPC classification number: G11C16/107 , G11C16/30 , G11C16/3409 , G11C16/344 , G11C16/3445 , G11C16/3459 , G11C16/3477
Abstract: 电位发生电路生成2种擦除校验阈值EVT1、EVT2且EVT2=EVT1+(OEVT－EVTL)。OEVT是过擦除阈值。将擦除校验阈值设定为EVT2时的擦除后的阈值电压分布的下限比OEVT还高。EVTL是将擦除校验阈值设置成EVT1时的擦除后的阈值电压分布的下限比OEVT还低。擦除校验阈值EVT1、EVT2,分别对应动作模式使用。例如,在写入/擦除测试时,将擦除校验阈值设定为EVT2。在通常动作时,将擦除校验阈值设定EVT1。
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公开(公告)号：CN1450563A
公开(公告)日：2003-10-22
申请号：CN02151650.2
申请日：2002-12-26
Applicant: 株式会社东芝
CPC classification number: G11C8/18 , G11C16/32 , G11C2216/22
Abstract: 提供半导体集成电路装置及其读出开始触发信号的发生方法。该半导体集成电路装置设有：与存储体0对应的第一存储器单元阵列；与存储体1对应的第二存储器单元阵列；检测输入地址转变，发生第一地址转变信号的第一地址转变信号发生电路；事前检测存储体0或存储体1的自动执行结束，发生第二地址转变信号的第二地址转变信号发生电路；以及读出开始触发器输出电路。读出开始触发器输出电路根据第一地址转变信号和第二地址转变信号，输出读出开始触发信号。
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公开(公告)号：CN1267888A
公开(公告)日：2000-09-27
申请号：CN00104392.7
申请日：2000-03-23
Applicant: 株式会社东芝
CPC classification number: G11C29/78
Abstract: 半导体存储装置,包括成为擦除时的单位的多个块核心、用于在缺陷产生时置换为这些块核心中的存储器单元阵列的R/D块核心、存储缺陷块核心地址的R/D地址存储部及把该R/D地址存储部的输出信号和块地址缓冲器的输出信号进行比较的R/D地址比较部。在比较结果一致时,使R/D块核心中的块解码器成为选择状态,使缺陷块核心中的块解码器成为强制非选择状态,把缺陷块核心置换为R/D块核心。
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公开(公告)号：CN1286118C
公开(公告)日：2006-11-22
申请号：CN02141617.6
申请日：2002-09-06
Applicant: 株式会社东芝
Inventor： 田浦忠行
CPC classification number: G11C16/26 , G11C7/18 , G11C2216/22
Abstract: 披露了一种半导体存储器件，它包括：多个存储单元块；多条副数据线；包含多个存储单元块和多条副数据线的第一存储体区；配置至少一个第二存储体区；多条数据读取线；连接到多条数据读取线的多个第一放大电路；多条自动数据线；连接到多条自动数据读取线的多个第二放大电路；以及对应于多个存储单元块设置的多个开关电路；其中，即使在从多个第二放大电路读取第一存储体区的多个存储单元中的数据时，也可从多个第一放大电路读取第二存储体区的多个存储单元中的数据。
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