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公开(公告)号：CN1267997C
公开(公告)日：2006-08-02
申请号：CN02156071.4
申请日：2002-12-13
Applicant: 株式会社东芝
CPC classification number: G11C29/81
Abstract: 一种半导体存储器件：具备分别把多个存储单元排列起来构成的多个存储单元块；设置在上述每个单元块中的第1冗余单元阵列；对应上述多个存储单元块的冗余单元块；设置在上述冗余单元块内的第2冗余单元阵列；具有存储存储单元块内的缺陷单元阵列的地址的第1地址存储电路和对该所存储的地址信号和来自外部的地址信号进行比较并输出用第1冗余单元阵列置换上述缺陷单元阵列的置换信号的第1地址检测电路的第1缺陷补救电路；具有存储多个存储单元块的缺陷块地址的第2地址存储电路和对该所存储的地址信号和来自外部的地址信号进行比较并输出用冗余单元块置换缺陷块的置换信号的第2地址检测电路的第2缺陷补救电路；第1缺陷补救电路具有这样的门电路：当存储在第2地址存储电路中的地址信号与来自外部的地址信号不同时，使从第1地址检测电路输出的置换信号有效后输出，当存储在第2地址存储电路中的地址信号与来自外部的地址信号一致时，使从冗余单元块内的第2冗余单元阵列读出的置换信号有效后输出。
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公开(公告)号：CN1419291A
公开(公告)日：2003-05-21
申请号：CN02129632.4
申请日：2002-09-05
Applicant: 株式会社东芝
CPC classification number: G11C8/12 , G11C16/08 , G11C16/28 , G11C16/3418 , G11C16/3436 , G11C29/846 , H01L27/115
Abstract: 作为非易失性半导体存储器的第1地址，分配第1列地址。此外，作为比上述第1地址更往高位的第2地址，分配第1行地址。此外，作为比上述第2地址更往高位的第3地址，分配块地址。
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公开(公告)号：CN1267888A
公开(公告)日：2000-09-27
申请号：CN00104392.7
申请日：2000-03-23
Applicant: 株式会社东芝
CPC classification number: G11C29/78
Abstract: 半导体存储装置,包括成为擦除时的单位的多个块核心、用于在缺陷产生时置换为这些块核心中的存储器单元阵列的R/D块核心、存储缺陷块核心地址的R/D地址存储部及把该R/D地址存储部的输出信号和块地址缓冲器的输出信号进行比较的R/D地址比较部。在比较结果一致时,使R/D块核心中的块解码器成为选择状态,使缺陷块核心中的块解码器成为强制非选择状态,把缺陷块核心置换为R/D块核心。
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公开(公告)号：CN1199188C
公开(公告)日：2005-04-27
申请号：CN00104392.7
申请日：2000-03-23
Applicant: 株式会社东芝
CPC classification number: G11C29/78
Abstract: 半导体存储装置，包括成为擦除时的单位的多个块核心、用于在缺陷产生时置换为这些块核心中的存储器单元阵列的R/D块核心、存储缺陷块核心地址的R/D地址存储部及把该R/D地址存储部的输出信号和块地址缓冲器的输出信号进行比较的R/D地址比较部。在比较结果一致时，使R/D块核心中的块解码器成为选择状态，使缺陷块核心中的块解码器成为强制非选择状态，把缺陷块核心置换为R/D块核心。
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Patent Agency Ranking
公开(公告)号：CN1404151A
公开(公告)日：2003-03-19
申请号：CN02143725.4
申请日：2002-08-30
Applicant: 株式会社东芝
CPC classification number: G11C16/0408 , G11C16/08 , G11C16/26 , G11C29/70
Abstract: 一种非易失性半导体存储器，具有第1和第2非易失性存储片、读取用数据线以及写入校验用数据线、读取用传感放大器、写入校验用传感放大器、以及写入电路。上述各数据线设置在第1和第2非易失性存储片间的区域。分别选择性连接到第1非易失性存储片的位线和第2非易失性存储片的位线。上述读取用传感放大器连接到读取用数据线。写入校验用传感放大器和上述写入电路分别连接到写入校验用数据线。
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公开(公告)号：CN1263136C
公开(公告)日：2006-07-05
申请号：CN02143725.4
申请日：2002-08-30
Applicant: 株式会社东芝
CPC classification number: G11C16/0408 , G11C16/08 , G11C16/26 , G11C29/70
Abstract: 一种非易失性半导体存储器，其特征在于具有：第1和第2非易失性存储片；设置在上述第1和第2非易失性存储片间的区域，分别与上述第1非易失性存储片的位线和上述第2非易失性存储片的位线选择性连接的读取用数据线以及写入校验用数据线，上述读取用数据线和写入校验用数据线为上述第1和第2非易失性存储片共有；与上述读取用数据线连接的读取用传感放大器；与上述写入校验用数据线连接的写入校验用传感放大器；以及与上述写入校验用数据线连接的写入电路。
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公开(公告)号：CN1196199C
公开(公告)日：2005-04-06
申请号：CN02141618.4
申请日：2002-09-06
Applicant: 株式会社东芝
IPC: H01L27/115 , G11C16/00 , G11C17/00
CPC classification number: G11C29/846 , G11C16/20 , G11C2029/1208
Abstract: 披露一种非易失性半导体存储器件，它包括：具有可电重写的存储单元的第一存储单元阵列；具有可电重写数据的冗余存储单元的第二存储单元阵列；可存储规定代码的第一存储部件；对所选代码与规定代码进行比较以产生激活信号的第一比较器；不良地址锁存电路，由激活信号进行激活和可被控制以暂时锁存对应于不良的不良地址；存储不良地址锁存电路锁存的不良地址的第二存储部件；第二比较器，对输入地址与不良地址进行比较，当输入地址与不良地址一致时产生置换控制信号；和置换电路，用第二存储单元阵列的输出来置换第一存储单元阵列的输出。
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公开(公告)号：CN1438707A
公开(公告)日：2003-08-27
申请号：CN02156071.4
申请日：2002-12-13
Applicant: 株式会社东芝
CPC classification number: G11C29/81
Abstract: 半导体存储器件具备：多个存储单元构成的多个单元块；设置在每一个单元块中补救缺陷存储单元阵列的第1冗余单元阵列；补救缺陷块的冗余单元块；设置在冗余单元块内用来补救缺陷单元阵列的第2冗余单元阵列；具有存储正规单元块内缺陷单元阵列地址的第1地址存储电路及比较地址信号后输出置换信号的第1地址检测电路的第1缺陷补救电路；具有存储正规单元块内缺陷块地址的第2地址存储电路，和比较地址信号后输出置换信号的第2地址检测电路的第2缺陷补救电路，第1缺陷补救电路构成为在第2缺陷补救电路不能执行时使从第1地址检测电路输出的置换信号成为有效后输出，否则使从冗余单元块内的第2冗余单元阵列读出的置换信号成为有效后输出。
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公开(公告)号：CN1405890A
公开(公告)日：2003-03-26
申请号：CN02141618.4
申请日：2002-09-06
Applicant: 株式会社东芝
IPC: H01L27/115 , G11C16/00 , G11C17/00
CPC classification number: G11C29/846 , G11C16/20 , G11C2029/1208
Abstract: 披露一种非易失性半导体存储器件，它包括：具有可电重写的存储单元的第一存储单元阵列；具有可电重写数据的冗余存储单元的第二存储单元阵列；可存储规定代码的第一存储部件；对所选代码与规定代码进行比较以产生激活信号的第一比较器；不良地址锁存电路，由激活信号进行激活和可被控制以暂时锁存对应于不良的不良地址；存储不良地址锁存电路锁存的不良地址的第二存储部件；第二比较器，对输入地址与不良地址进行比较，当输入地址与不良地址一致时产生置换控制信号；和置换电路，用第二存储单元阵列的输出来置换第一存储单元阵列的输出。
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