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公开(公告)号：CN110046112B
公开(公告)日：2025-02-28
申请号：CN201811502100.9
申请日：2018-12-10
Applicant: 三星电子株式会社
IPC: G06F13/16
Abstract: 一种存储器系统包括存储器装置和存储器控制器。所述存储器装置响应于读命令来输出数据。所述存储器装置包括第一功能电路，所述第一功能电路响应于所述读命令来基于存储在所述存储器装置中的数据执行第一操作，以生成第一已处理数据。所述存储器控制器响应于从主机接收到的读请求来向所述存储器装置提供所述读命令。所述存储器控制器接收与执行所述第一操作相关联的状态信息。所述存储器控制器包括第二功能电路，所述第二功能电路基于所述第一已处理数据执行第二操作以生成第二已处理数据。所述第二操作的方式根据所述状态信息而变化。
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公开(公告)号：CN115987299B
公开(公告)日：2024-02-20
申请号：CN202211678436.7
申请日：2017-12-01
Applicant: 三星电子株式会社
Abstract: 一种执行错误检测操作的存储器系统，包括：半导体存储器设备以及存储器控制器，其被配置为：将第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位发送到半导体存储器设备；基于第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位，生成最终错误检测码位；从半导体存储器设备接收返回的错误检测码位，所述返回的错误检测码位包括在全码率模式期间的第一错误检测码位和第二错误检测码位以及在半码率模式期间的合并的错误检测码位；以及将最终错误检测码位和返回的错误检测码位进行比较，以确定由半导体接收的第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位是否包括错误。
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公开(公告)号：CN106971758B
公开(公告)日：2022-05-03
申请号：CN201610991835.7
申请日：2016-11-10
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 公开了半导体存储装置、存储系统以及操作存储系统的方法。半导体存储装置包括存储单元阵列、误差校正电路、误差日志寄存器和控制逻辑电路。存储单元阵列包括多个存储体阵列，其中每个存储体阵列包括多个页。控制逻辑电路被配置为控制误差校正电路以响应于从存储控制器接收的第一命令对由至少一个访问地址指示的多个页中的一些页顺序执行ECC解码，从而检测至少一个位误差。控制逻辑电路执行误差记录操作以将页误差信息写入误差日志寄存器，页误差信息包括从所述检测确定的一些页中每一页上的误差事件的数量。
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公开(公告)号：CN113035261A
公开(公告)日：2021-06-25
申请号：CN202010780870.0
申请日：2020-08-06
Applicant: 三星电子株式会社
Abstract: 公开了半导体存储器装置和存储器系统。所述半导体存储器装置包括存储器单元阵列和包括纠错码(ECC)引擎的接口电路。存储器单元阵列包括多个易失性存储器单元、正常单元区域和奇偶校验单元区域。在写入操作中，接口电路从外部装置接收主数据和第一奇偶校验数据，并且将主数据存储在正常单元区域中，将第一奇偶校验数据存储在奇偶校验单元区域中，第一奇偶校验数据基于第一ECC生成。在读取操作中，接口电路基于第一奇偶校验数据使用第二纠错码对主数据执行纠错码解码，以校正主数据中的第一类型的错误。第二纠错码具有与第一纠错码的奇偶校验矩阵相同的奇偶校验矩阵。
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Patent Agency Ranking
公开(公告)号：CN107437435B
公开(公告)日：2021-05-04
申请号：CN201710371303.8
申请日：2017-05-23
Applicant: 三星电子株式会社
Abstract: 提供了一种操作半导体存储器件的方法。在操作包括含有多个存储体阵列的存储器单元阵列在内的半导体存储器件的方法中，测试存储器单元阵列的第一区域中的存储器单元以检测第一区域中的一个或多个故障单元，确定与所检测到的一个或多个故障单元相对应的故障地址，并且将所确定的故障地址存储在存储器单元阵列中与第一区域不同的第二区域中。
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公开(公告)号：CN111796963A
公开(公告)日：2020-10-20
申请号：CN202010108158.6
申请日：2020-02-21
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 提供了一种半导体存储器件和包括该半导体存储器件的存储系统。半导体存储器件包括存储单元阵列，该存储单元阵列包括存储块、局部奇偶校验存储块和寄存器块。存储块响应于多个列选择信号分别存储多条部分局部数据，或者响应于全局奇偶校验列选择信号存储第一部分全局奇偶校验。局部奇偶校验存储块响应于多个列选择信号存储局部数据的局部奇偶校验，或者响应于全局奇偶校验列选择信号存储第二部分全局奇偶校验。寄存器块生成包括第一部分全局奇偶校验和第二部分全局奇偶校验的全局奇偶校验。每条局部数据包括部分局部数据，并且全局奇偶校验是多条局部数据和局部奇偶校验的奇偶校验。
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公开(公告)号：CN109785894A
公开(公告)日：2019-05-21
申请号：CN201811351737.2
申请日：2018-11-14
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本申请提供一种半导体存储器装置、存储器系统和操作半导体存储器装置的方法。所述半导体存储器装置可包括存储器单元阵列、错误校正电路、输入/输出(I/O)门控电路和控制逻辑电路。在第一写操作模式下，所述控制逻辑电路可控制所述I/O门控电路以选择子页，从所述子页读取包括第一子单元数据、第二子单元数据和第一奇偶数据的第一单元数据，以及将所述第一单元数据提供至错误校正电路。所述控制逻辑电路还可控制所述错误校正电路，以对第一单元数据执行错误校正码解码以产生综合数据，基于第一单元数据的一部分产生第二奇偶数据，以及基于写奇偶数据、第二奇偶数据和综合数据产生第三奇偶数据。
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公开(公告)号：CN109036492A
公开(公告)日：2018-12-18
申请号：CN201810381498.9
申请日：2018-04-25
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本发明提供一种半导体存储器装置及其操作方法以及存储器系统。半导体存储器装置包含存储单元阵列、错误校正码引擎、输入/输出门控电路以及控制逻辑电路。所述存储单元阵列包含存储体阵列，存储体阵列中的每一个包含第一子阵列和第二子阵列，且第一子阵列和第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储奇偶校验位的奇偶校验单元区。错误校正码引擎产生奇偶校验位且校正错误位。输入/输出门控电路连接于错误校正码引擎与存储单元阵列之间。控制逻辑电路控制输入/输出门控电路以根据突发长度的整倍数对正常单元区执行列存取，且部分地根据突发长度的非整倍数对奇偶校验单元区执行列存取。
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公开(公告)号：CN106971758A
公开(公告)日：2017-07-21
申请号：CN201610991835.7
申请日：2016-11-10
Applicant: 三星电子株式会社
IPC: G11C29/42
CPC classification number: G06F11/1068 , G06F3/0619 , G06F3/064 , G06F3/0679 , G11C29/52 , G11C29/70 , G11C2029/0409 , G11C2029/0411 , G11C29/42
Abstract: 公开了半导体存储装置、存储系统以及操作存储系统的方法。半导体存储装置包括存储单元阵列、误差校正电路、误差日志寄存器和控制逻辑电路。存储单元阵列包括多个存储体阵列，其中每个存储体阵列包括多个页。控制逻辑电路被配置为控制误差校正电路以响应于从存储控制器接收的第一命令对由至少一个访问地址指示的多个页中的一些页顺序执行ECC解码，从而检测至少一个位误差。控制逻辑电路执行误差记录操作以将页误差信息写入误差日志寄存器，页误差信息包括从所述检测确定的一些页中每一页上的误差事件的数量。
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