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公开(公告)号：CN101174457B
公开(公告)日：2012-10-10
申请号：CN200710199906.0
申请日：2007-09-13
Applicant: 三星电子株式会社
CPC classification number: G11C16/0408 , G11C11/5621 , G11C16/0483 , G11C16/10 , G11C2211/5641 , G11C2211/5642
Abstract: 一种包括多个存储块的闪存器件。在多个存储块中的被选存储块包括2n页数据。该被选存储块包括能够存储不同数目的位的不同类型存储单元。
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公开(公告)号：CN100530425C
公开(公告)日：2009-08-19
申请号：CN200710005206.3
申请日：2007-02-07
Applicant: 三星电子株式会社
IPC: G11C11/401 , G11C11/408 , G11C11/4094
CPC classification number: G11C7/14 , G11C7/18 , G11C11/404 , G11C11/4097 , G11C11/4099 , G11C2211/4016
Abstract: 一种含无电容器的存储单元的半导体存储器件包含：存储单元阵列块，其中包括连接在第一位线与第一字线之间的第一存储单元和连接在第二位线与第二字线之间的第二存储单元；以及基准存储单元阵列块，其中包括连接在与第一位线相连的第一基准位线和第一基准字线之间的第一基准存储单元，以及连接在与第二位线相连的第二基准位线和第二基准字线之间的第二基准存储单元。当选择第一字线时，选择第二基准存储单元，而当选择第二字线时，选择第一基准存储单元。因而，每条位线都包含基准存储单元，并从基准存储单元中输出基准信号，以使数据在读操作期间被精确地读出。
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公开(公告)号：CN101206923A
公开(公告)日：2008-06-25
申请号：CN200710199847.7
申请日：2007-12-14
Applicant: 三星电子株式会社
IPC: G11C16/10
CPC classification number: G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C16/3459 , G11C2211/5621 , G11C2216/14
Abstract: 非易失性存储器件具有多层单元(MLC)，该MLC被编程，使得一页被写入具有与至少一个先前页对应的先前状态的MLC中。非易失性存储器件包括：存储单元阵列、行选择电路和页缓冲器块。存储单元阵列包括共同耦合到选择的字线并且分别耦合到位线的MLC。行选择电路将顺序减小的读电压施加到选择的字线，从而读取MLC的先前状态，并且，将顺序减小的验证电压施加到选择的字线，以便从具有最高阈值电压的状态到具有最低阈值电压的状态，顺序对MLC的状态进行编程。页缓冲器块装入与一页对应的数据，并且根据每个先前状态和装入数据的每一位控制位线电压。
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公开(公告)号：CN101202105A
公开(公告)日：2008-06-18
申请号：CN200710305769.4
申请日：2007-10-26
Applicant: 三星电子株式会社
CPC classification number: G11C16/10 , G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C16/12 , G11C16/3454 , G11C2211/5621 , G11C2211/5641 , G11C2211/5642
Abstract: 一种快闪存储器件，包括每个单元均能储存不同位数的存储单元阵列。该快闪存储器件的页缓冲器电路包括多个页缓冲器，每个页缓冲器在存储单元的编程、擦除和读取操作期间运行。控制逻辑单元根据储存在相应存储单元中的位数控制页缓冲器的功能。
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Patent Agency Ranking
公开(公告)号：CN101022033A
公开(公告)日：2007-08-22
申请号：CN200710006303.4
申请日：2007-02-01
Applicant: 三星电子株式会社
Inventor： 李永宅
IPC: G11C11/401 , G11C11/4063 , G11C11/4091 , G11C11/4093
CPC classification number: G11C11/404 , G11C11/4091 , G11C2211/4016
Abstract: 公开了一种半导体存储器件，具有：第一存储单元阵列块，所述第一存储单元阵列块包括具有浮置体的存储单元，所述存储单元与字线、第一位线和第一源极线相连；第二存储单元阵列块，包括具有浮置体的基准存储单元，所述基准存储单元与基准字线、第二位线和第二源极线相连；第一隔离门部分，被配置成在第一位线与读出位线和反转读出位线的至少一个之间选择性地传输信号；第二隔离门部分，被配置成在第二位线与读出位线和反转读出位线的至少一个之间选择性地传输信号；以及读出放大器，被配置成将读出位线和反转读出位线的电压放大到第一和第二读出放大电压电平。
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公开(公告)号：CN1432920A
公开(公告)日：2003-07-30
申请号：CN03105448.X
申请日：2003-01-15
Applicant: 三星电子株式会社
CPC classification number: G11C7/109 , G11C7/1078 , G11C7/1087 , G11C16/0483 , G11C16/32 , G11C2216/14
Abstract: 提供一NAND闪存装置。该存储装置包括：用于输入和输出M－bit数据(M是任意自然数)的M个输入/输出引脚、第一和第二输入缓冲器电路、一地址寄存器、一指令寄存器和一数据输入寄存器。第一和第二输入缓冲器电路分别接收经由输入/输出引脚输入的M－bit数据的N个最低有效位(N是任意自然数)和N个最高有效位。地址寄存器响应于地址加载信号，接收第一输入缓冲器电路的一输出作为一地址。指令寄存器响应于指令加载信号，接收第一地址缓冲器电路的一输出作为一指令。数据输入寄存器响应于数据加载信号，同时接收第一和第二输入缓冲器电路的输出，作为将被编程的数据。锁存在数据输入寄存器中的M－bit数据经由一数据总线被加载到检测和锁存单元上。
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公开(公告)号：CN110808077A
公开(公告)日：2020-02-18
申请号：CN201810885518.6
申请日：2018-08-06
Applicant: 三星电子株式会社
IPC: G11C16/10
Abstract: 提供了一种非易失性存储器装置和一种操作其的方法。所述非易失性存储器装置具有多个块，所述多个块由多个存储器串形成，在存储器串中，多个存储器单元串联连接，其中，在擦除存储器单元之后执行编程操作。所述方法实质上包括下述步骤：以块为单位擦除保存在存储器单元中的数据；以块为单位将软编程电压施加到与被擦除的存储器单元结合的字线。所述方法在擦除周期之后改善阈值电压轮廓，从而可以在后续编程操作中使编程应力最小化。
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