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公开(公告)号：CN118354603A
公开(公告)日：2024-07-16
申请号：CN202410035672.X
申请日：2024-01-10
Applicant: 三星电子株式会社
Abstract: 一种垂直非易失性存储器件，包括：存储单元区域，所述存储单元区域包括在垂直方向上彼此交叠的多条栅极线以及使多条栅极线在垂直方向上彼此绝缘的绝缘层；延伸区域，延伸区域位于存储单元区域的一侧，延伸区域包括具有多个凸起焊盘的第一多个阶梯连接部，每一个凸起焊盘一体地连接到多条栅极线中的相应栅极线；外围电路结构，外围电路结构位于存储单元区域和延伸区域的下部中，外围电路结构包括外围电路布线层；贯通型单元接触图案，贯通型单元接触图案在延伸区域中穿透多条栅极线、绝缘层和第一多个阶梯连接部；以及贯通型单元接触监测图案，所述贯通型单元接触监测图案在延伸区域中与贯通型单元接触图案间隔开。
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公开(公告)号：CN109427804B
公开(公告)日：2023-10-10
申请号：CN201810951270.9
申请日：2018-08-20
Applicant: 三星电子株式会社
Abstract: 公开了一种三维半导体器件，包括：水平半导体层，包括具有第一导电性的多个阱区和具有第二导电性的分离杂质区；以及多个单元阵列结构，分别设置在水平半导体层的阱区上。分离杂质区位于阱区之间并与阱区接触。每个单元阵列结构包括堆叠结构和多个竖直结构，所述堆叠结构包括相对于水平半导体层的顶表面的竖直方向上的多个堆叠电极，所述多个竖直结构穿透堆叠结构并连接到相应的阱区。
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公开(公告)号：CN107359165B
公开(公告)日：2023-05-12
申请号：CN201710320519.1
申请日：2017-05-09
Applicant: 三星电子株式会社
Abstract: 一种垂直存储器件包括：在衬底上的下电路图案，在下电路图案上在基本上垂直于衬底的上表面的第一方向上彼此间隔开的多个栅电极，在第一方向上延伸穿过栅电极的沟道，包括在基本上平行于衬底的上表面的第二方向上延伸的第一公共源线(CSL)的存储单元块，以及连接到下电路图案和第一CSL并在第一方向上重叠第一CSL的第一接触插塞。
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公开(公告)号：CN108735754B
公开(公告)日：2023-04-28
申请号：CN201810358928.5
申请日：2018-04-20
Applicant: 三星电子株式会社
Abstract: 提供了一种包括堆叠结构的半导体器件。包括多个栅电极的堆叠结构垂直地堆叠在衬底上并在第一方向上延伸。沟道结构包括穿透堆叠结构的垂直沟道以及连接垂直沟道的水平沟道。水平沟道被提供在堆叠结构下方。第一下布线图案设置在衬底与堆叠结构之间并电连接到沟道结构。每个第一下布线图案包括在第一方向上具有彼此不同宽度的第一部分和第二部分。每个第一下布线图案在交叉第一方向的第二方向上延伸并在第二方向上跨过堆叠结构。
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公开(公告)号：CN112701126A
公开(公告)日：2021-04-23
申请号：CN202010756081.3
申请日：2020-07-31
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11568 , H01L27/11582
Abstract: 提供了一种垂直存储器件，其包括：在衬底上的栅电极，栅电极在垂直于衬底的上表面的第一方向上间隔开并以阶梯布置堆叠；沟道，在第一方向上延伸穿过栅电极；第一接触插塞，延伸穿过栅电极中的第一栅电极的垫以接触第一栅电极的上表面，第一接触插塞延伸穿过栅电极中的第二栅电极的一部分，并且第二栅电极与第一栅电极相邻；第一间隔物，在第一接触插塞与第一栅电极和第二栅电极的面对第一接触插塞的侧壁之间，第一间隔物使第一接触插塞与第二栅电极电绝缘；以及第一掩埋图案，接触第一接触插塞和第一间隔物的底表面，第一掩埋图案包括绝缘材料。
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Patent Agency Ranking
公开(公告)号：CN107492554B
公开(公告)日：2020-09-15
申请号：CN201710432066.1
申请日：2017-06-09
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 本公开提供了半导体器件及其制造方法。在一个实施方式中，半导体器件包括在基板上使层间绝缘层和导电层交替的叠层。每个导电层在第一方向上延伸得少于导电层中的前一个，以限定导电层的所述前一个的着陆部分。绝缘插塞在导电层中的一个中且在着陆部分中的一个之下，并且接触插塞从着陆部分中的所述一个的上表面延伸。
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公开(公告)号：CN110797345A
公开(公告)日：2020-02-14
申请号：CN201910530079.1
申请日：2019-06-19
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11524 , H01L27/11529
Abstract: 提供了一种垂直存储器件，其包括：多个第一栅电极，在衬底的单元区域上堆叠，并在基本垂直于衬底的上表面的垂直方向上彼此间隔开；沟道，延伸穿过所述多个第一栅电极并且在垂直方向上延伸；第一接触插塞结构，与所述多个第一栅电极中的相应的第一栅电极接触，在垂直方向上延伸，并且包括第一金属图案、覆盖第一金属图案的下表面和侧壁的第一阻挡图案以及覆盖第一阻挡图案的下表面和侧壁的第一金属硅化物图案；以及第二接触插塞结构，在衬底的外围电路区域上沿垂直方向延伸，并且包括第二金属图案以及覆盖第二金属图案的下表面和侧壁的第二阻挡图案。
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公开(公告)号：CN108735754A
公开(公告)日：2018-11-02
申请号：CN201810358928.5
申请日：2018-04-20
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11551
CPC classification number: H01L27/11565 , H01L23/5226 , H01L23/5283 , H01L23/53271 , H01L27/11519 , H01L27/11556 , H01L27/11582 , H01L29/0847
Abstract: 提供了一种包括堆叠结构的半导体器件。包括多个栅电极的堆叠结构垂直地堆叠在衬底上并在第一方向上延伸。沟道结构包括穿透堆叠结构的垂直沟道以及连接垂直沟道的水平沟道。水平沟道被提供在堆叠结构下方。第一下布线图案设置在衬底与堆叠结构之间并电连接到沟道结构。每个第一下布线图案包括在第一方向上具有彼此不同宽度的第一部分和第二部分。每个第一下布线图案在交叉第一方向的第二方向上延伸并在第二方向上跨过堆叠结构。
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公开(公告)号：CN107527914A
公开(公告)日：2017-12-29
申请号：CN201710228091.8
申请日：2017-04-10
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
CPC classification number: H01L27/11582 , H01L21/76816 , H01L21/76877 , H01L23/5226 , H01L23/528 , H01L23/53271 , H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L29/04 , H01L29/16
Abstract: 公开了一种垂直非易失性存储器装置及其制造方法。所述垂直非易失性存储器装置包括：基底，包括单元区；下绝缘层，位于基底上；下布线图案，位于单元区中，具有预定图案并且穿过下绝缘层连接到基底；以及多个垂直沟道层，在单元区中在相对于基底的顶表面的垂直方向上延伸，在相对于基底的顶表面的水平方向上彼此分隔开，并且电连接到下布线图案。存储器装置还包括多个栅电极，多个栅电极在单元区中沿垂直沟道层的侧壁在垂直方向上与层间绝缘层交替地堆叠并且形成为沿水平方向在第一方向上延伸。
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公开(公告)号：CN114725114A
公开(公告)日：2022-07-08
申请号：CN202111573930.2
申请日：2021-12-21
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11526 , H01L27/11556 , H01L27/11568 , H01L27/11573 , H01L27/11582 , G11C11/40 , G11C16/04 , G11C16/10
Abstract: 公开了三维半导体存储器件和包括其的电子系统。所述三维半导体存储器件包括：衬底，包括单元阵列区域和延伸区域；位于所述衬底上的外围电路结构，包括多个外围晶体管；堆叠结构，包括交替堆叠在所述外围电路结构上的层间电介质层和栅电极；接触，在所述延伸区域上穿透所述堆叠结构并与所述外围晶体管电连接，并包括突出部和竖直部，所述突出部接触所述多个栅电极中的一个栅电极的侧壁，所述竖直部穿透所述堆叠结构；以及电介质图案，介于所述竖直部和所述多个栅电极的相应的侧壁之间。每个所述电介质图案的顶表面和底表面分别与相邻的所述层间电介质层接触。
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