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    High speed operation method for twin MONOS metal bit array
    1.
    发明申请
    High speed operation method for twin MONOS metal bit array 有权
    双MONOS金属钻头阵列的高速运行方式

    公开(公告)号：US20070047307A1

    公开(公告)日：2007-03-01

    申请号：US11215418

    申请日：2005-08-30

    申请人： Tomoko Ogura ,  Nori Ogura ,  Seiki Ogura ,  Tomoya Saito ,  Yoshitaka Baba

    发明人： Tomoko Ogura ,  Nori Ogura ,  Seiki Ogura ,  Tomoya Saito ,  Yoshitaka Baba

    IPC分类号： G11C16/04

    CPC分类号： G11C16/0475

    摘要： The present invention provides a novel operational method of twin MONOS metal bit or diffusion bit structure for high-speed application. In a first embodiment of the present invention, the alternative control gates are set at the same voltage. In a second embodiment of the present invention, all the control gates are set at the operational voltage from the beginning. In both embodiments, the bit line and word gate are used to address the selected memory cell.

    摘要翻译： 本发明提供了一种用于高速应用的双MONOS金属钻头或扩散钻头结构的新颖操作方法。 在本发明的第一实施例中，替代控制栅极被设置在相同的电压。 在本发明的第二实施例中，所有的控制栅极都从一开始就被设定为工作电压。 在两个实施例中，位线和字门被用于寻址选定的存储单元。

    Referencing scheme for trap memory
    2.
    发明申请
    Referencing scheme for trap memory 有权
    陷阱内存引用方案

    公开(公告)号：US20070030745A1

    公开(公告)日：2007-02-08

    申请号：US11500115

    申请日：2006-08-07

    申请人： Tomoko Ogura ,  Nori Ogura ,  Seiki Ogura ,  Yoshitaka Baba

    发明人： Tomoko Ogura ,  Nori Ogura ,  Seiki Ogura ,  Yoshitaka Baba

    IPC分类号： G11C7/02 ,  G11C16/06 ,  G11C11/34

    CPC分类号： G11C7/14 ,  G11C16/0475 ,  G11C16/28 ,  G11C16/3445 ,  G11C16/3454 ,  G11C16/3459

    摘要： A reference circuit is described for creating a reference signal using a twin MONOS memory cell. A first portion of the twin MONOS memory cell connects to a charged and floating bit line a current source formed in a second portion of the twin MONOS cell that discharges the charged bit line to form a reference signal for a sense amplifier. The sense amplifier compares the reference signal to a signal from a selected memory cell upon which memory operations are being performed comprising read, erase verify and program verify.

    摘要翻译： 描述了使用双MONOS存储单元创建参考信号的参考电路。 双MONOS存储器单元的第一部分连接到充电和浮置位线，形成在双MONOS单元的第二部分中的电流源，其对充电的位线进行放电以形成用于读出放大器的参考信号。 读出放大器将参考信号与来自执行存储器操作的所选存储器单元的信号进行比较，包括读取，擦除验证和程序验证。

    High speed operation method for twin MONOS metal bit array
    3.
    发明授权
    High speed operation method for twin MONOS metal bit array 有权
    双MONOS金属钻头阵列的高速运行方式

    公开(公告)号：US08174885B2

    公开(公告)日：2012-05-08

    申请号：US13068066

    申请日：2011-05-02

    申请人： Tomoko Ogura ,  Nori Ogura ,  Seiki Ogura ,  Tomoya Saito ,  Yoshitaka Baba

    发明人： Tomoko Ogura ,  Nori Ogura ,  Seiki Ogura ,  Tomoya Saito ,  Yoshitaka Baba

    IPC分类号： G11C11/34

    CPC分类号： G11C16/0475

    摘要： The present invention provides a novel read method of twin MONOS metal bit or diffusion bit structure for high-speed application. In a first embodiment of the present invention, the alternative control gates are set at the same voltage. In a second embodiment of the present invention, all the control gates are set at the operational voltage from the beginning. In both embodiments, the bit line and word gate are used to address the selected memory cell.teh

    摘要翻译： 本发明提供了一种用于高速应用的双MONOS金属钻头或扩散钻头结构的新型读取方法。 在本发明的第一实施例中，替代控制栅极被设置在相同的电压。 在本发明的第二实施例中，所有的控制栅极都从一开始就被设定为工作电压。 在两个实施例中，位线和字门用于对选定的存储单元进行寻址

    Referencing scheme for trap memory
    4.
    发明授权
    Referencing scheme for trap memory 有权
    陷阱内存引用方案

    公开(公告)号：US07447077B2

    公开(公告)日：2008-11-04

    申请号：US11500115

    申请日：2006-08-07

    申请人： Tomoko Ogura ,  Nori Ogura ,  Seiki Ogura ,  Yoshitaka Baba

    发明人： Tomoko Ogura ,  Nori Ogura ,  Seiki Ogura ,  Yoshitaka Baba

    IPC分类号： G11C11/34

    CPC分类号： G11C7/14 ,  G11C16/0475 ,  G11C16/28 ,  G11C16/3445 ,  G11C16/3454 ,  G11C16/3459

    摘要： A reference circuit is described for creating a reference signal using a twin MONOS memory cell. A first portion of the twin MONOS memory cell connects to a charged and floating bit line a current source formed in a second portion of the twin MONOS cell that discharges the charged bit line to form a reference signal for a sense amplifier. The sense amplifier compares the reference signal to a signal from a selected memory cell upon which memory operations are being performed comprising read, erase verify and program verify.

    摘要翻译： 描述了使用双MONOS存储单元创建参考信号的参考电路。 双MONOS存储器单元的第一部分连接到充电和浮置位线，形成在双MONOS单元的第二部分中的电流源，其对充电的位线进行放电以形成用于读出放大器的参考信号。 读出放大器将参考信号与来自执行存储器操作的所选存储器单元的信号进行比较，包括读取，擦除验证和程序验证。

    High speed operation method for Twin MONOS metal bit array
    5.
    发明申请
    High speed operation method for Twin MONOS metal bit array 有权
    双MONOS金属钻头阵列的高速运行方式

    公开(公告)号：US20110205798A1

    公开(公告)日：2011-08-25

    申请号：US13068066

    申请日：2011-05-02

    申请人： Tomoko Ogura ,  Nori Ogura ,  Seiki Ogura ,  Tomoya Saito ,  Yoshitaka Baba

    发明人： Tomoko Ogura ,  Nori Ogura ,  Seiki Ogura ,  Tomoya Saito ,  Yoshitaka Baba

    IPC分类号： G11C16/26 ,  G11C16/04 ,  G11C16/28

    CPC分类号： G11C16/0475

    摘要： The present invention provides a novel operational method of twin MONOS metal bit or diffusion bit structure for high-speed application. In a first embodiment of the present invention, the alternative control gates are set at the same voltage. In a second embodiment of the present invention, all the control gates are set at the operational voltage from the beginning. In both embodiments, the bit line and word gate are used to address the selected memory cell.

    摘要翻译： 本发明提供了一种用于高速应用的双MONOS金属钻头或扩散钻头结构的新颖操作方法。 在本发明的第一实施例中，替代控制栅极被设置在相同的电压。 在本发明的第二实施例中，所有的控制栅极都从一开始就被设定为工作电压。 在两个实施例中，位线和字门被用于寻址选定的存储单元。

    High speed operation method for twin MONOS metal bit array
    6.
    发明授权
    High speed operation method for twin MONOS metal bit array 有权
    双MONOS金属钻头阵列的高速运行方式

    公开(公告)号：US07936604B2

    公开(公告)日：2011-05-03

    申请号：US11215418

    申请日：2005-08-30

    申请人： Tomoko Ogura ,  Nori Ogura ,  Seiki Ogura ,  Tomoya Saito ,  Yoshitaka Baba

    发明人： Tomoko Ogura ,  Nori Ogura ,  Seiki Ogura ,  Tomoya Saito ,  Yoshitaka Baba

    IPC分类号： G11C11/34

    CPC分类号： G11C16/0475

    摘要： The present invention provides a novel operational method of twin MONOS metal bit or diffusion bit structure for high-speed application. In a first embodiment of the present invention, the alternative control gates are set at the same voltage. In a second embodiment of the present invention, all the control gates are set at the operational voltage from the beginning. In both embodiments, the bit line and word gate are used to address the selected memory cell.

    摘要翻译： 本发明提供了一种用于高速应用的双MONOS金属钻头或扩散钻头结构的新颖操作方法。 在本发明的第一实施例中，替代控制栅极被设置在相同的电压。 在本发明的第二实施例中，所有的控制栅极都从一开始就被设定为工作电压。 在两个实施例中，位线和字门被用于寻址选定的存储单元。

    Twin MONOS array for high speed application
    7.
    发明授权
    Twin MONOS array for high speed application 有权
    双MONOS阵列用于高速应用

    公开(公告)号：US08633544B2

    公开(公告)日：2014-01-21

    申请号：US12079966

    申请日：2008-03-31

    申请人： Kimihiro Satoh ,  Tomoko Ogura ,  Ki-Tae Park ,  Nori Ogura ,  Yoshitaka Baba

    发明人： Kimihiro Satoh ,  Tomoko Ogura ,  Ki-Tae Park ,  Nori Ogura ,  Yoshitaka Baba

    IPC分类号： H01L29/772

    CPC分类号： G11C16/08 ,  G11C16/0466 ,  G11C16/16 ,  H01L29/792

    摘要： A stitch area configuration for word gates and control gates of a twin MONOS metal bit array comprises control gates on sidewalls of the word gates wherein the word gates and control gates run in parallel. Control gate poly contacts contact each of the control gates aligned in a row at the stitch area perpendicular to the control gates. Two word gate poly contacts at the stitch area contact alternating word gates. Also provided are bit lines, word line and control gate decoders and drivers, a bit line decoder, a bit line control circuit, and a chip controller to control the memory array. The invention also provides twin MONOS metal bit array operations comprising several control gates driven by one control gate driver circuit and one word gate driven by one word gate driver circuit, as well as erase inhibit and block erase.

    摘要翻译： 双MONOS金属位阵列的字栅和控制栅的针迹区域配置包括在字门的侧壁上的控制栅极，其中字栅和控制栅并联运行。 控制栅极多晶硅触点在垂直于控制栅极的针脚区域处接触排列成一排的控制栅极。 缝合区域的两个字门多晶硅接点交替字门。 还提供了位线，字线和控制门解码器和驱动器，位线解码器，位线控制电路和用于控制存储器阵列的芯片控制器。 本发明还提供双MONOS金属位阵列操作，其包括由一个控制栅极驱动电路驱动的多个控制栅极和由一个字栅极驱动器电路驱动的一个字栅极以及擦除禁止和块擦除。

    Twin MONOS array for high speed application
    10.
    发明申请
    Twin MONOS array for high speed application 有权
    双MONOS阵列用于高速应用

    公开(公告)号：US20080186763A1

    公开(公告)日：2008-08-07

    申请号：US12079966

    申请日：2008-03-31

    申请人： Kimihiro Satoh ,  Tomoko Oguba ,  Ki-Tae Park ,  Nori Ogura ,  Yoshitaka Baba

    发明人： Kimihiro Satoh ,  Tomoko Oguba ,  Ki-Tae Park ,  Nori Ogura ,  Yoshitaka Baba

    IPC分类号： G11C11/409 ,  H01L23/528

    CPC分类号： G11C16/08 ,  G11C16/0466 ,  G11C16/16 ,  H01L29/792

    摘要： A stitch area configuration for word gates and control gates of a twin MONOS metal bit array comprises control gates on sidewalls of the word gates wherein the word gates and control gates run in parallel. Control gate poly contacts contact each of the control gates aligned in a row at the stitch area perpendicular to the control gates. Two word gate poly contacts at the stitch area contact alternating word gates. Also provided are bit lines, word line and control gate decoders and drivers, a bit line decoder, a bit line control circuit, and a chip controller to control the memory array. The invention also provides twin MONOS metal bit array operations comprising several control gates driven by one control gate driver circuit and one word gate driven by one word gate driver circuit, as well as erase inhibit and block erase.

    摘要翻译： 双MONOS金属位阵列的字栅和控制栅的针迹区域配置包括在字门的侧壁上的控制栅极，其中字栅和控制栅并联运行。 控制栅极多晶硅触点在垂直于控制栅极的针脚区域处接触排列成一排的控制栅极。 缝合区域的两个字门多晶硅接点交替字门。 还提供了位线，字线和控制门解码器和驱动器，位线解码器，位线控制电路和用于控制存储器阵列的芯片控制器。 本发明还提供双MONOS金属位阵列操作，其包括由一个控制栅极驱动电路驱动的多个控制栅极和由一个字栅极驱动器电路驱动的一个字栅极以及擦除禁止和块擦除。