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    POWER CONSERVATION VIA DRAM ACCESS REDUCTION
    1.
    发明申请
    POWER CONSERVATION VIA DRAM ACCESS REDUCTION 有权
    通过减少DRAM的功率节省

    公开(公告)号：US20070214323A1

    公开(公告)日：2007-09-13

    申请号：US11559133

    申请日：2006-11-13

    申请人： Laurent Moll ,  Seungyoon Song ,  Peter Glaskowsky ,  Yu Cheng

    发明人： Laurent Moll ,  Seungyoon Song ,  Peter Glaskowsky ,  Yu Cheng

    IPC分类号： G06F13/28

    CPC分类号： G06F12/0802 ,  G06F1/3203 ,  G06F1/3225 ,  G06F1/3275 ,  G06F12/0875 ,  G06F12/0888 ,  G06F13/1694 ,  G06F2212/1028 ,  G06F2212/2515 ,  Y02D10/13 ,  Y02D10/14

    摘要： Power conservation via DRAM access reduction is provided by a buffer/mini-cache selectively operable in a normal mode and a buffer mode. In the buffer mode, entered when CPUs begin operating in low-power states, non-cacheable accesses (such as generated by a DMA device) matching specified physical address ranges are processed by the buffer/mini-cache, instead of by a memory controller and DRAM. The buffer/mini-cache processing includes allocating lines when references miss, and returning cached data from the buffer/mini-cache when references hit. Lines are replaced in the buffer/mini-cache according to one of a plurality of replacement policies, including ceasing replacement when there are no available free lines. In the normal mode, entered when CPUs begin operating in high-power states, the buffer/mini-cache operates akin to a conventional cache and non-cacheable accesses are not processed therein. In one usage scenario, data retained in the buffer/mini-cache is graphics refresh data maintained in a compressed format metal layer on the second electrically

    摘要翻译： 通过DRAM访问减少的功率节省由在正常模式和缓冲模式下选择性地操作的缓冲器/微型缓存器提供。 在缓冲模式下，当CPU开始在低功耗状态下运行时，与缓存/微型缓存进行匹配的非缓存访问（例如由DMA设备产生的）与指定的物理地址范围匹配，而不是由存储器控制器 和DRAM。 缓冲/微型缓存处理包括在引用未命中时分配线路，以及当引用命中时从缓冲器/微型缓存器返回缓存数据。 根据多个替换策略中的一个替换策略，在缓冲器/微型缓存中替换行，包括当没有可用的空行时停止替换。 在正常模式下，当CPU开始在高功率状态下运行时，缓冲器/微型缓存类似于常规高速缓存，并且不能处理非缓存访问。 在一个使用场景中，保留在缓冲/微型缓存中的数据是第二次电压维持在压缩格式金属层中的图形刷新数据

    Power conservation via DRAM access reduction
    2.
    发明申请
    Power conservation via DRAM access reduction 有权
    通过DRAM访问减少节电

    公开(公告)号：US20070113015A1

    公开(公告)日：2007-05-17

    申请号：US11351070

    申请日：2006-02-09

    申请人： Laurent Moll ,  Seungyoon Song ,  Peter Glaskowsky ,  Yu Cheng

    发明人： Laurent Moll ,  Seungyoon Song ,  Peter Glaskowsky ,  Yu Cheng

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0802 ,  G06F1/3203 ,  G06F1/3225 ,  G06F1/3275 ,  G06F12/0875 ,  G06F12/0888 ,  G06F13/1694 ,  G06F2212/1028 ,  G06F2212/2515 ,  Y02D10/13 ,  Y02D10/14

    摘要： Power conservation via DRAM access reduction is provided by a buffer/mini-cache selectively operable in a normal mode and a buffer mode. In the buffer mode, entered when CPUs begin operating in low-power states, non-cacheable accesses (such as generated by a DMA device) matching specified physical address ranges are processed by the buffer/mini-cache, instead of by a memory controller and DRAM. The buffer/mini-cache processing includes allocating lines when references miss, and returning cached data from the buffer/mini-cache when references hit. Lines are replaced in the buffer/mini-cache according to one of a plurality of replacement policies, including ceasing replacement when there are no available free lines. In the normal mode, entered when CPUs begin operating in high-power states, the buffer/mini-cache operates akin to a conventional cache and non-cacheable accesses are not processed therein. In one usage scenario, data retained in the buffer/mini-cache is graphics refresh data maintained in a compressed format.

    摘要翻译： 通过DRAM访问减少的功率节省由在正常模式和缓冲模式下选择性地操作的缓冲器/微型缓存器提供。 在缓冲模式下，当CPU开始在低功耗状态下运行时，与缓存/微型缓存进行匹配的非缓存访问（例如由DMA设备产生的）与指定的物理地址范围匹配，而不是由存储器控制器 和DRAM。 缓冲/微型缓存处理包括在引用未命中时分配线路，以及当引用命中时从缓冲器/微型缓存器返回缓存数据。 根据多个替换策略中的一个替换策略，在缓冲器/微型缓存中替换行，包括当没有可用的空行时停止替换。 在正常模式下，当CPU开始在高功率状态下运行时，缓冲器/微型缓存类似于常规高速缓存，并且不能处理非缓存访问。 在一种使用场景中，保留在缓冲/微型缓存中的数据是以压缩格式维护的图形刷新数据。

    Small and power-efficient cache that can provide data for background DMA devices while the processor is in a low-power state
    3.
    发明申请
    Small and power-efficient cache that can provide data for background DMA devices while the processor is in a low-power state 有权
    小而高功效的缓存，可在处理器处于低功耗状态时为背景DMA设备提供数据

    公开(公告)号：US20070130382A1

    公开(公告)日：2007-06-07

    申请号：US11351058

    申请日：2006-02-09

    申请人： Laurent Moll ,  Yu Cheng ,  Peter Glaskowsky ,  Seungyoon Song

    发明人： Laurent Moll ,  Yu Cheng ,  Peter Glaskowsky ,  Seungyoon Song

    IPC分类号： G06F13/28

    CPC分类号： G06F12/0835 ,  G06F12/0875 ,  G06F13/28 ,  G06F2212/1028 ,  Y02D10/13

    摘要： A small and power-efficient buffer/mini-cache sources and sinks selected DMA accesses directed to a memory space included in a coherency domain of a microprocessor when cached data in the microprocessor is inaccessible due to any or all of the microprocessor being in a low-power state not supporting snooping. Satisfying the selected DMA accesses via the buffer/mini-cache enables reduced power consumption by allowing the microprocessor (or portion thereof) to remain in the low-power state. The buffer/mini-cache may be operated (temporarily) incoherently with respect to the cached data in the microprocessor and flushed before deactivation to synchronize with the cached data when the microprocessor (or portion thereof) transitions to a high-power state that enables snooping. Alternatively the buffer/mini-cache may be operated in a manner (incrementally) coherent with the cached data. The microprocessor implements one or more processors having associated cache systems (such as various arrangements of first-, second-, and higher-level caches).

    摘要翻译： 当微处理器中的高速缓存数据由于微处理器中的任何一个或全部处于低电平状态而无法访问时，小型和功率高效的缓冲器/微型缓存器将选择的DMA访问定向到微处理器的相干域中的存储器空间 电源状态不支持窥探。 通过缓冲器/微型缓存来满足所选择的DMA访问通过允许微处理器（或其一部分）保持在低功率状态来降低功耗。 缓冲器/微型高速缓存可以相对于微处理器中的高速缓存数据非相干地操作（暂时地），并且在微处理器（或其部分）转换到启用窥探的高功率状态之前，在去激活之前刷新以与缓存的数据同步 。 或者，缓冲器/微型缓存可以以与缓存的数据相一致的方式（递增地）操作。 微处理器实现具有相关联的高速缓存系统（例如第一，第二和更高级别高速缓存的各种布置）的一个或多个处理器。

    Virtual core management
    4.
    发明授权
    Virtual core management 有权
    虚拟核心管理

    公开(公告)号：US07802073B1

    公开(公告)日：2010-09-21

    申请号：US11781726

    申请日：2007-07-23

    申请人： Yu Qing Cheng ,  John Gregory Favor ,  Carlos Puchol ,  Seungyoon Peter Song ,  Peter Glaskowsky ,  Laurent Moll ,  Joe Rowlands ,  Donald Alpert

    发明人： Yu Qing Cheng ,  John Gregory Favor ,  Carlos Puchol ,  Seungyoon Peter Song ,  Peter Glaskowsky ,  Laurent Moll ,  Joe Rowlands ,  Donald Alpert

    IPC分类号： G06F9/50

    CPC分类号： G06F9/3851

    摘要： The present disclosure provides methods and systems adapted for use with a processor having one or more physical cores. The methods and systems include a virtual core management component adapted to map one or more virtual cores to at least one of the physical cores to enable execution of one or more programs by the at least one physical core. The one or more virtual cores include one or more logical states associated with the execution of the one or more programs. The methods and systems may include a memory component adapted to store the one or more virtual cores. The virtual core management component may be adapted to transfer the one or more virtual cores from the memory component to the at least one physical core.

    摘要翻译： 本公开提供适于与具有一个或多个物理核心的处理器一起使用的方法和系统。 所述方法和系统包括适于将一个或多个虚拟核心映射到所述物理核心中的至少一个的虚拟核心管理组件，以使所述至少一个物理核心能够执行一个或多个程序。 一个或多个虚拟核心包括与一个或多个程序的执行相关联的一个或多个逻辑状态。 方法和系统可以包括适于存储一个或多个虚拟核的存储器组件。 虚拟核心管理组件可以适于将一个或多个虚拟核心从存储器组件传送到至少一个物理核心。

    Hash and Route Hardware with Parallel Routing Scheme
    5.
    发明申请
    Hash and Route Hardware with Parallel Routing Scheme 审中-公开
    并行路由方案的哈希和路由硬件

    公开(公告)号：US20080198867A1

    公开(公告)日：2008-08-21

    申请号：US12109459

    申请日：2008-04-25

    申请人： Laurent Moll ,  Barton J. Sano ,  Thomas Albert Petersen

    发明人： Laurent Moll ,  Barton J. Sano ,  Thomas Albert Petersen

    IPC分类号： H04L12/56

    CPC分类号： H04L45/60 ,  H04L45/00 ,  H04L45/54 ,  H04L45/745 ,  H04L49/109

    摘要： A multiprocessor switching device substantially implemented on a single CMOS integrated circuit is described in connection with a parallel routing scheme for calculating routing information for incoming packets. Using the programmable hash and route routing scheme, a hash and route circuit can be programmed for a variety of applications, such as routing, flow-splitting or load balancing.

    摘要翻译： 结合用于计算输入分组的路由信息​​的并行路由方案来描述基本上在单个CMOS集成电路上实现的多处理器交换设备。 使用可编程散列和路由路由方案，哈希和路由电路可以针对各种应用进行编程，例如路由，流分解或负载平衡。

    Distributed copies of configuration information using token ring
    7.
    发明授权
    Distributed copies of configuration information using token ring 失效
    使用令牌环分配的配置信息副本

    公开(公告)号：US07131020B2

    公开(公告)日：2006-10-31

    申请号：US10684909

    申请日：2003-10-14

    申请人： Laurent Moll ,  Joseph B. Rowlands

    发明人： Laurent Moll ,  Joseph B. Rowlands

    IPC分类号： G06F15/16 ,  G06F13/00

    CPC分类号： H04L12/433

    摘要： A system for synchronizing configuration information in a plurality of data processing devices using a common system interconnect bus. The present invention provides a method and apparatus for enforcing automatic updates to the configuration registers in various agents in the data processing system. A node controller is operably connected to a system interconnect bus and a switch. A plurality of interface agents are connected to the switch, with each of the interface agents comprising a configuration space register, a configuration space shadow register and a control and status register (CSR). A token ring connected to the node controller is operable to transmit data from the node controller to a plurality of interface agents connected to the token ring, thereby providing a system for updating the various configuration registers in each of the agents.

    摘要翻译： 一种用于使用公共系统互连总线在多个数据处理装置中同步配置信息的系统。 本发明提供一种用于在数据处理系统中的各种代理中实施对配置寄存器的自动更新的方法和装置。 节点控制器可操作地连接到系统互连总线和交换机。 多个接口代理连接到交换机，每个接口代理包括配置空间寄存器，配置空间影子寄存器和控制和状态寄存器（CSR）。 连接到节点控制器的令牌环可操作以将数据从节点控制器发送到连接到令牌环的多个接口代理，从而提供用于更新每个代理中的各种配置寄存器的系统。

    Nonuniform chip multiprocessor
    8.
    发明申请
    Nonuniform chip multiprocessor 有权
    不均匀芯片多处理器

    公开(公告)号：US20060059315A1

    公开(公告)日：2006-03-16

    申请号：US10941172

    申请日：2004-09-15

    申请人： Laurent Moll

    发明人： Laurent Moll

    IPC分类号： G06F13/28

    CPC分类号： G06F13/4022 ,  G06F12/0817 ,  G06F12/0831

    摘要： In accordance with the present invention, an integrated circuit system and method are provided for increasing the number of processors on a single integrated circuit to a number that is larger than would typically be possible to coordinate on a single bus. In the present invention a two-level memory coherency scheme is implemented for use by multiple processors operably connected to multiple buses in the same integrated circuit. A control device, such as node controller, is used to control traffic between the two coherency levels. In one embodiment of the invention the first level of coherency is implemented using a “snoopy” protocol and the second level of coherency is a directory-based coherency scheme. In some embodiments of the invention, the directory-based coherency scheme is implemented using a centralized memory and directory architecture. In other embodiments of the invention, the second level of coherency is implemented using distributed memory and a distributed directory. In another alternate embodiment of the invention, a third level of coherency is implemented for transfer of data externally from the integrated circuit.

    摘要翻译： 根据本发明，提供了一种集成电路系统和方法，用于将单个集成电路上的处理器的数量增加到大于通常可以在单个总线上协调的数量。 在本发明中，实现了两级存储器一致性方案，用于可操作地连接到同一集成电路中的多个总线的多个处理器。 诸如节点控制器之类的控制设备用于控制两个相干性级别之间的通信。 在本发明的一个实施例中，使用“窥探”协议实现第一级的一致性，并且第二级的一致性是基于目录的一致性方案。 在本发明的一些实施例中，使用集中式存储器和目录架构来实现基于目录的一致性方案。 在本发明的其他实施例中，使用分布式存储器和分布式目录来实现第二级的一致性。 在本发明的另一个实施例中，实现了第三级的一致性，用于从集成电路向外部传送数据。

    Transport of PCI-ordered traffic over independent networks
    10.
    发明授权
    Transport of PCI-ordered traffic over independent networks 失效
    通过独立网络传输PCI命令流量

    公开(公告)号：US08788737B2

    公开(公告)日：2014-07-22

    申请号：US13337280

    申请日：2011-12-26

    申请人： Philippe Boucard ,  Jean-Jacques Lecler ,  Philippe Martin ,  Laurent Moll

    发明人： Philippe Boucard ,  Jean-Jacques Lecler ,  Philippe Martin ,  Laurent Moll

    IPC分类号： G06F13/36

    CPC分类号： G06F13/4022 ,  G06F13/405

    摘要： A system and method are disclosed for connecting PCI-ordered agents based on fully independent networks. The system and method are free of PCI topology constraints, so that the system and method can be implemented in an inexpensive and scalable way. The method disclosed is used to handle and transport PCI-ordered traffic on a fabric. Based on the actual ordering requirement of the set of PCI agents, the fabric includes two, three, or four independent networks.

    摘要翻译： 公开了一种用于连接基于完全独立网络的PCI有序代理的系统和方法。 该系统和方法没有PCI拓扑约束，从而可以以便宜且可扩展的方式实现系统和方法。 所公开的方法用于在结构上处理和传输PCI-有序流量。 基于一组PCI代理的实际排序要求，该架构包括两个，三个或四个独立网络。