公开(公告)号：US4165459A

公开(公告)日：1979-08-21

申请号：US869643

申请日：1978-01-16

申请人： Walter R. Curtice

发明人： Walter R. Curtice

IPC分类号： G01R23/00 ,  G01R23/10 ,  G04F10/00 ,  G01R23/02 ,  H03K21/30

CPC分类号： G01R23/005 ,  G01R23/10 ,  G04F10/00

摘要： The interval between arrival of two time displaced signals is measured with a resolution less than 0.5 nanoseconds by electronic vernier techniques utilizing transferred electron logic device circuits. The first arriving signal triggers a first clock generator of pulse period T.sub.C, the pulses from which are counted by a first counter and a second counter. The second arriving signal triggers a second clock pulse generator having a pulse period T.sub.V, the first pulse therefrom disabling the first counter at a count of M. As T.sub.V

摘要翻译： 两个时间位移信号到达之间的间隔通过利用传输的电子逻辑器件电路的电子游标技术以小于0.5纳秒的分辨率来测量。 第一到达信号触发脉冲周期TC的第一时钟发生器，其脉冲由第一计数器和第二计数器计数。 第二到达信号触发具有脉冲周期TV的第二时钟脉冲发生器，其中的第一脉冲从而以M的计数禁用第一计数器。由于来自两个时钟脉冲发生器的脉冲的TC与TC的重合将最终导致禁用 时间间隔DELTA T由下式计算：DELTA T =（N-1）TC-（NM）TV。

公开(公告)号：US4147941A

公开(公告)日：1979-04-03

申请号：US858291

申请日：1977-12-07

申请人： Walter R. Curtice

发明人： Walter R. Curtice

IPC分类号： H03K5/153 ,  H03D13/00

CPC分类号： H03K5/153

摘要： A circuit is receptive of two time-spaced input signals at two respective input terminals, where either terminal may receive the first arriving input signal, for producing at first and second output terminals, signals indicative respectively of the time of arrival of the first and second input signals.

摘要翻译： 电路在两个相应的输入端子处接收两个时间间隔的输入信号，其中任一端子可以接收第一到达输入信号，以在第一和第二输出端产生分别指示第一和第二输入端的到达时间的信号 输入信号。

公开(公告)号：US06483134B1

公开(公告)日：2002-11-19

申请号：US08656494

申请日：1996-05-31

申请人： Todd R. Weatherford ,  Dale P. McMorrow ,  Walter R. Curtice

发明人： Todd R. Weatherford ,  Dale P. McMorrow ,  Walter R. Curtice

IPC分类号： H01L29812

CPC分类号： H01L29/207 ,  H01L29/32 ,  H01L29/802 ,  H01L29/812

摘要： The present invention is an electronic structure having a buffer layer with a short average carrier lifetime, at least about 1000 Å thick with an upper face, and an integrated circuit disposed over the upper face of the buffer layer, where this integrated circuit would otherwise be susceptible to soft errors, due to its configuration, its clock speed, its use environment, or a combination of these factors. In a preferred embodiment, the preferably high recombination rate buffer layer is an LT GaAs or GaAs:Er buffer layer.

摘要翻译： 本发明是一种电子结构，其具有平均载流子寿命短的平板载流子缓冲层，具有上表面的至少约为1000的厚度，以及设置在缓冲层的上表面上的集成电路， 由于其配置，其时钟速度，其使用环境或这些因素的组合，易受软错误的影响。 在优选实施例中，优选高复合速率缓冲层是LT GaAs或GaAs：Er缓冲层。

公开(公告)号：US4639752A

公开(公告)日：1987-01-27

申请号：US755828

申请日：1985-07-17

申请人： Walter R. Curtice

发明人： Walter R. Curtice

IPC分类号： H01L27/06 ,  H01L29/06 ,  H01L29/78 ,  H01L29/20

CPC分类号： H01L27/0605 ,  H01L29/0684 ,  H01L29/78

摘要： A semiconductor structure GaInAs provides significantly low output capacitance in a digital integrated circuit, such as an inverter. A dopant density (N) within the range of 1.0.times.10.sup.16 cm.sup.-3 and 4.7.times.10.sup.16 cm.sup.-3 and an active layer thickness (a) within the range of 0.15 micrometer and 0.33 micrometer are selected in proper combination to provide a design criterion to provide good device performance with a significantly small propagation delay between the input and output terminals.

摘要翻译： 半导体结构GaInAs在诸如逆变器的数字集成电路中提供显着低的输出电容。 选择在1.0×10 16 cm -3和4.7×10 16 cm -3范围内的掺杂剂密度（N）和在0.15微米和0.33微米范围内的有源层厚度（a）适当组合以提供设计标准以提供 良好的器件性能，输入和输出端子之间的传播延迟显着较小。

公开(公告)号：US4158784A

公开(公告)日：1979-06-19

申请号：US862191

申请日：1977-12-19

申请人： Walter R. Curtice

发明人： Walter R. Curtice

IPC分类号： H03K3/357 ,  H03K3/64

CPC分类号： H03K3/357

摘要： A pulse train generator operating at subnanosecond periods includes a transferred-electron device (TED) in series with an open circuited resonant transmission line. The transmission line sustains domain formation in the TED. A filter coupled to the TED may be utilized to produce pulses at a subharmonic of the TED transit time frequency, determined by the length of the transmission line.

摘要翻译： 在亚纳秒时段运行的脉冲串发生器包括与开路谐振传输线串联的转移电子器件（TED）。 传输线支持TED中的域形成。 耦合到TED的滤波器可以用于以由传输线的长度确定的TED通过时间频率的次谐波产生脉冲。

公开(公告)号：US4608583A

公开(公告)日：1986-08-26

申请号：US782160

申请日：1985-10-02

申请人： Walter R. Curtice

发明人： Walter R. Curtice

IPC分类号： H01L23/66 ,  H01L29/812 ,  H01L29/80

CPC分类号： H01L23/66 ,  H01L29/8124 ,  H01L2924/0002 ,  H01L2924/15173 ,  H01L2924/3011

摘要： High power operation of an amplifier is more easily achieved in the 15 GHz and higher portion of the radio frequency spectrum by utilizing transmission line techniques to form the elements of the amplifier. Source, drain and gate members are arranged as elements of a radio frequency transmission line on a doped, semiconductor surface. When properly biased, the device operates as an amplifier.

摘要翻译： 通过利用传输线技术形成放大器的元件，在射频的15GHz及更高​​部分中更容易实现放大器的高功率操作。 源极，漏极和栅极部件被布置为掺杂的半导体表面上的射频传输线的元件。 当适当偏置时，器件作为放大器工作。

公开(公告)号：US4160919A

公开(公告)日：1979-07-10

申请号：US877482

申请日：1978-02-13

申请人： Walter R. Curtice

发明人： Walter R. Curtice

IPC分类号： H03K19/10 ,  H03K19/21 ,  H03K19/32 ,  H03K19/08

CPC分类号： H03K19/21 ,  H03K19/10

摘要： Two input signals, each being at either of two different amplitudes, are coupled to respective Schottky-barrier gates of one transferred electron logic device (TELD) of relatively low transit-time frequency and coupled via a delay means to respective Schottky-barrier gates of another TELD of relatively high transit-time frequency. When the two input signals are at different amplitudes, the TELD connected via the delay means becomes biased to domain formation, thereby causing an output signal having a first value to be produced. When both input signals are at one of the amplitudes, the other TELD becomes biased to domain formation, thereby causing an output signal having a second value to be produced. When both input signals are of the other of the amplitudes, neither TELD is biased to domain formation, thereby causing an output signal having a third value to be produced.

摘要翻译： 两个输入信号（每个处于两个不同幅度的两个）被耦合到相对较低传输时间频率的一个传送电子逻辑器件（TELD）的相应肖特基势垒栅极，并通过延迟装置耦合到相应的肖特基势垒栅极 另一个TELD相对较高的通行时频率。 当两个输入信号处于不同的幅度时，通过延迟装置连接的TELD被偏置成域形成，从而产生具有第一值的输出信号。 当两个输入信号处于幅度之一时，另一个TELD变为偏置于域形成，从而产生具有第二值的输出信号。 当两个输入信号是另一个幅度时，TELD都不会被偏置到域形成，从而产生具有第三值的输出信号。

公开(公告)号：US4166965A

公开(公告)日：1979-09-04

申请号：US856794

申请日：1977-12-02

申请人： Walter R. Curtice

发明人： Walter R. Curtice

IPC分类号： H03K17/30 ,  H03K19/094 ,  H03K19/0952 ,  H03K3/64

CPC分类号： H03K17/302 ,  H03K19/094 ,  H03K19/0952

摘要： A transferred electron logic input device (TELD) is cascaded with a field effect transistor output device (FET) to provide a threshold gate having switching times compatible with gigabit rate logic and having the capability to drive low impedance loads.

摘要翻译： 传输的电子逻辑输入装置（TELD）与场效应晶体管输出装置（FET）级联，以提供具有与千兆比特率逻辑兼容的切换时间并具有驱动低阻抗负载的能力的阈值门。