公开(公告)号：US20110128807A1

公开(公告)日：2011-06-02

申请号：US12697275

申请日：2010-01-31

申请人： Ashish Sharma ,  Lawrence F. Childs ,  Bikas Maiti ,  Manmohan Rana

发明人： Ashish Sharma ,  Lawrence F. Childs ,  Bikas Maiti ,  Manmohan Rana

IPC分类号： G11C7/00 ,  G11C7/02 ,  G11C8/00

CPC分类号： G11C7/08 ,  G11C7/227

摘要： A memory device includes a memory array, sense circuitry coupled to the memory array, and timing circuitry coupled to the sense circuitry. The timing circuitry generates a sense trigger signal to enable the sense circuitry. A strap region is formed adjacent the memory array. A reference word line is coupled to the timing circuitry. The reference word line formed in the strap region.

摘要翻译： 存储器件包括存储器阵列，耦合到存储器阵列的检测电路和耦合到感测电路的定时电路。 定时电路产生感测触发信号以使能感测电路。 带状区域形成在存储器阵列附近。 参考字线耦合到定时电路。 在带区域中形成的参考字线。

公开(公告)号：US20050095763A1

公开(公告)日：2005-05-05

申请号：US10696346

申请日：2003-10-29

申请人： Srikanth Samavedam ,  James Schaeffer ,  Philip Tobin ,  Bikas Maiti ,  Joseph Mogab

发明人： Srikanth Samavedam ,  James Schaeffer ,  Philip Tobin ,  Bikas Maiti ,  Joseph Mogab

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L21/8238 ,  H01L29/49 ,  H01L29/51 ,  H01L29/78 ,  H01L21/4763 ,  H01L21/8234

CPC分类号： H01L29/495 ,  H01L21/28079 ,  H01L21/823842 ,  H01L29/517 ,  H01L29/518 ,  H01L29/6659 ,  H01L29/7833

摘要： In one embodiment, metal boride (MBx), metal carbide (MCx), metal carbo-nitrides (MCxNy), metal boro-carbide (MBxCy), metal boro-nitride (MBxNy) or metal boro-carbo-nitride (MBxCyNz), wherein the metal is a transition metal (Group III-XII of the periodic chart) may be suitable as NMOS gate electrode materials. Such materials, such as TaC and LaB6, can be formed to have work functions that are within approximately 4-4.3 eV, which is desirable for NMOS transistors. In addition, the amount of carbon or nitrogen can be adjusting the amount of carbon or nitrogen in the precursor to achieve a predetermined metal work function.

摘要翻译： 在一个实施方案中，金属硼化物（MB xS x），金属碳化物（MC xS），金属碳氮化物（MC x N x N） 金属硼化物（MB x x C y），金属硼氮化物（MB x N x N） 或金属硼 - 碳氮化物（金属氧化物），其中金属是过渡金属 （周期图的III-XII族）可以适合作为NMOS栅电极材料。 这种材料，例如TaC和LaB 6，可以形成为具有大约4-4.3eV的功函数，这对NMOS晶体管是期望的。 此外，碳或氮的量可以调节前体中的碳或氮的量以实现预定的金属功能。

公开(公告)号：US06376349B1

公开(公告)日：2002-04-23

申请号：US09487472

申请日：2000-01-19

申请人： Philip J. Tobin ,  Olubunmi Adetutu ,  Bikas Maiti

发明人： Philip J. Tobin ,  Olubunmi Adetutu ,  Bikas Maiti

IPC分类号： H01L213205

CPC分类号： H01L29/4958 ,  H01L21/28079

摘要： Semiconductor devices and conductive structures can be formed having a metallic layer. In one embodiment, a semiconductor device includes an amorphous metallic layer (22) and a crystalline metallic layer (42). The amorphous metallic layer (22) helps to reduce the likelihood of penetration of contaminants through the amorphous metallic layer (22). A more conductive crystalline metallic layer (42) can be formed on the amorphous metallic layer (22) to help keep resistivity relatively low. When forming a conductive structure, a metal-containing gas and a scavenger gas flow simultaneously during at least one point in time. The conductive structure may be part of a gate electrode.

摘要翻译： 可以形成具有金属层的半导体器件和导电结构。 在一个实施例中，半导体器件包括非晶金属层（22）和结晶金属层（42）。 无定形金属层（22）有助于降低污染物穿过非晶金属层（22）的可能性。 可以在非晶金属层（22）上形成更导电的晶体金属层（42），以帮助保持电阻率相对较低。 当形成导电结构时，含金属的气体和清除气体在至少一个时间点内同时流动。 导电结构可以是栅电极的一部分。

公开(公告)号：US20110211382A1

公开(公告)日：2011-09-01

申请号：US12714528

申请日：2010-02-28

申请人： Ashish SHARMA ,  Bikas Maiti ,  Manmohan Rana

发明人： Ashish SHARMA ,  Bikas Maiti ,  Manmohan Rana

IPC分类号： G11C17/00 ,  G11C7/00

CPC分类号： G11C17/18 ,  G11C11/5692 ,  G11C17/12

摘要： A read-only memory for storing two data values using a single transistor includes a word line, a pair of bit lines, a select line, and a transistor to store data corresponding to each bit lines in the pair of bit lines. The gate terminal of the transistor is connected to the word line, a first diffusion terminal of the transistor is connected to one of the first bit line and the select line based on the first data value and a second diffusion terminal of the transistor is connected to one of the second bit line and the select line based on the second data value.

摘要翻译： 用于使用单个晶体管存储两个数据值的只读存储器包括字线，一对位线，选择线和晶体管，以存储对应于该对位线中的每个位线的数据。 晶体管的栅极端子连接到字线，晶体管的第一扩散端基于第一数据值连接到第一位线和选择线之一，并且晶体管的第二扩散端连接到 第二位线之一和基于第二数据值的选择线。

公开(公告)号：US06171910B2

公开(公告)日：2001-01-09

申请号：US09358213

申请日：1999-07-21

申请人： Christopher C. Hobbs ,  Bikas Maiti ,  Wei Wu

发明人： Christopher C. Hobbs ,  Bikas Maiti ,  Wei Wu

IPC分类号： H01L21336

CPC分类号： H01L21/823842

摘要： First and second dummy structures (201 and 202) are formed over a semiconductor device substrate (10). In one embodiment, portions of the first dummy structure (201) are removed and replaced with a first conductive material (64) to form a first gate electrode (71) and portions of second dummy structure (202) are removed and replaced with a second conductive material (84) to form a second gate electrode (91). In an alternate embodiment, the dummy structures (201 and 202) are formed using a first conductive material (164) that is used to form the first electrode (71). The second electrode is then formed by removing the first conductive material (164) from dummy structures (202) and replacing it with a second conductive material (84). In accordance with embodiments of the present invention, the first conductive material and the second conductive material are different conductive materials.

摘要翻译： 第一和第二虚拟结构（201和202）形成在半导体器件衬底（10）上。 在一个实施例中，去除第一虚拟结构（201）的部分并用第一导电材料（64）代替以形成第一栅电极（71），并且去除第二虚拟结构（202）的部分并用第二 导电材料（84）以形成第二栅电极（91）。 在替代实施例中，使用用于形成第一电极（71）的第一导电材料（164）形成虚拟结构（201和202）。 然后通过从虚拟结构（202）去除第一导电材料（164）并用第二导电材料（84）代替第二电极而形成第二电极。 根据本发明的实施例，第一导电材料和第二导电材料是不同的导电材料。

公开(公告)号：US08611172B2

公开(公告)日：2013-12-17

申请号：US13476218

申请日：2012-05-21

申请人： Amaranth Shyanmugam ,  Bikas Maiti ,  Vincent Phillipe Schuppe ,  Yew Keong Chong ,  Martin Jay Kinkade ,  Hsin-Yu Chen

发明人： Amaranth Shyanmugam ,  Bikas Maiti ,  Vincent Phillipe Schuppe ,  Yew Keong Chong ,  Martin Jay Kinkade ,  Hsin-Yu Chen

IPC分类号： G11C7/00

CPC分类号： G11C7/02 ,  G11C8/08 ,  G11C11/418

摘要： A semiconductor memory storage device having a plurality of storage cells for storing data, each storage cell comprising an access control device and access control circuitry. The access control circuitry is configured to respond to a data access request signal to access a selected storage cell connected to a corresponding selected access control line to: control the voltage control switching circuitry to connect the at least one capacitor to the voltage supply line such that the at least one capacitor is charged by the voltage supply line and a voltage level on the voltage supply line is reduced; and to control the access control line switching circuitry to connect the selected access control line to the voltage supply line having the reduced voltage level.

摘要翻译： 一种具有用于存储数据的多个存储单元的半导体存储器存储装置，每个存储单元包括访问控制装置和访问控制电路。 访问控制电路被配置为响应数据访问请求信号以访问连接到相应的所选访问控制线路的所选择的存储单元，以便：控制电压控制切换电路以将至少一个电容器连接到电压供应线，使得 所述至少一个电容器由所述电压供给线充电，并且所述电压供给线上的电压电平减小; 并且控制访问控制线路切换电路将所选择的访问控制线路连接到具有降低的电压电平的电压供应线路。

公开(公告)号：US06255204B1

公开(公告)日：2001-07-03

申请号：US09316012

申请日：1999-05-21

申请人： Philip J. Tobin ,  Olubunmi O. Adetutu ,  Rama I. Hegde ,  Bikas Maiti

发明人： Philip J. Tobin ,  Olubunmi O. Adetutu ,  Rama I. Hegde ,  Bikas Maiti

IPC分类号： H01L214763

CPC分类号： H01L29/66545 ,  H01L21/28079 ,  H01L21/28088 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/6656 ,  H01L29/7842

摘要： A first metal-containing material (22) is formed over a semiconductor device substrate (10). A second metal-containing material (32) is formed over the first metal containing material (22). The combination of the second metal-containing material (32) formed over the first metal-containing material (22) forms a metal stack (34). The metal stack (34) is annealed and a post-anneal stress of the metal stack (34) is less than an individual post-anneal stress of either one of the first conductive film (22) or the second conductive film (32).

摘要翻译： 第一含金属材料（22）形成在半导体器件衬底（10）上。 在第一含金属材料（22）之上形成第二含金属材料（32）。 形成在第一含金属材料（22）上方的第二含金属材料（32）的组合形成金属叠层（34）。 金属叠层（34）退火，并且金属叠层（34）的退火后应力小于第一导电膜（22）或第二导电膜（32）中的任一个的单个后退火应力。

公开(公告)号：US6049114A

公开(公告)日：2000-04-11

申请号：US118877

申请日：1998-07-20

申请人： Bikas Maiti ,  Jon Candelaria ,  Jian Chen

发明人： Bikas Maiti ,  Jon Candelaria ,  Jian Chen

IPC分类号： H01L21/265 ,  H01L21/336 ,  H01L21/8238 ,  H01L29/10 ,  H01L29/49 ,  H01L29/76

CPC分类号： H01L29/6659 ,  H01L21/823842 ,  H01L29/4966 ,  H01L29/6656 ,  H01L21/26586 ,  H01L29/1083 ,  Y10S257/90

摘要： A method of forming a semiconductor device includes providing a substrate (10) and depositing a gate dielectric (12) overlying the substrate (10). A gate is formed overlying the gate dielectric (12). The gate has a first sidewall and comprises a metal-containing layer (14) overlying the gate dielectric (12). A first spacer layer (20) is deposited over the gate and the substrate (10). A portion of the first spacer layer along the first sidewall forms a first spacer (22). A liner layer (30) is deposited over the gate and the substrate (10), and a second spacer layer (32) is deposited over the liner layer (30). The second spacer layer (32) is etched to leave a portion of the second spacer layer (32) along the first sidewall to form a second spacer (34). Also disclosed is a metal gate structure of a semiconductor device.

摘要翻译： 形成半导体器件的方法包括提供衬底（10）并沉积覆盖衬底（10）的栅极电介质（12）。 形成栅极覆盖栅极电介质（12）。 栅极具有第一侧壁并且包括覆盖栅极电介质（12）的含金属层（14）。 在栅极和衬底（10）上沉积第一间隔层（20）。 沿着第一侧壁的第一间隔层的一部分形成第一间隔物（22）。 衬底层（30）沉积在栅极和衬底（10）上，并且第二间隔层（32）沉积在衬垫层（30）上。 第二间隔层（32）被蚀刻以留下第二间隔层（32）的一部分沿第一侧壁形成第二间隔物（34）。 还公开了半导体器件的金属栅极结构。

公开(公告)号：US6020024A

公开(公告)日：2000-02-01

申请号：US905755

申请日：1997-08-04

申请人： Bikas Maiti ,  Philip J. Tobin ,  Rama I. Hegde ,  Jesus Cuellar

发明人： Bikas Maiti ,  Philip J. Tobin ,  Rama I. Hegde ,  Jesus Cuellar

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L29/49 ,  H01L29/51 ,  H01L29/78 ,  C23C16/00

CPC分类号： H01L21/28185 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/2822 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/6659

摘要： A method for forming a metal gate (20) structure begins by providing a semiconductor substrate (12). The semiconductor substrate (12) is cleaned to reduce trap sites. A nitrided layer (14) having a thickness of less than approximately 20 Angstroms is formed over the substrate (12). This nitrided layer prevents the formation of an oxide at the substrate interface and has a dielectric constant greater than 3.9. After the formation of the nitrided layer(14), a metal oxide layer (16) having a permittivity value of greater than roughly 8.0 is formed over the nitrided layer (14). A metal gate (20) is formed over the nitrided layer whereby the remaining composite gate dielectric (14 and 16) has a larger physical thickness but a high-performance equivalent oxide thickness (EOT).

摘要翻译： 一种用于形成金属栅极（20）结构的方法是通过提供半导体衬底（12）开始的。 对半导体衬底（12）进行清洁以减少陷阱位置。 在衬底（12）上形成厚度小于约20埃的氮化层（14）。 该氮化层防止在衬底界面处形成氧化物并具有大于3.9的介电常数。 在形成氮化层（14）之后，在氮化层（14）上形成介电常数值大于大约8.0的金属氧化物层（16）。 在氮化层上形成金属栅极（20），由此剩余的复合栅极电介质（14和16）具有较大的物理厚度，但具有高性能的等效氧化物厚度（EOT）。

公开(公告)号：US08264896B2

公开(公告)日：2012-09-11

申请号：US12183767

申请日：2008-07-31

申请人： Bikas Maiti ,  Lawrence N. Herr ,  Rajesh R. Kini ,  Tam M. Tran

发明人： Bikas Maiti ,  Lawrence N. Herr ,  Rajesh R. Kini ,  Tam M. Tran

IPC分类号： G11C7/00 ,  G11C5/14

CPC分类号： G11C7/02 ,  G11C11/419

摘要： An integrated circuit comprises a plurality of memory cells and an array supply voltage control circuit. The plurality of memory cells are organized in rows and columns. A row comprises a word line and all of the memory cells coupled to the word line. A column comprises a bit line pair and all of the memory cells coupled to the bit line pair. The array supply voltage control circuit is coupled to the plurality of memory cells. The array supply voltage control circuit is for receiving a power supply voltage and for providing a reduced power supply voltage to memory cells of a selected column during a write operation in response to a voltage differential on the bit line pair of the selected column.

摘要翻译： 集成电路包括多个存储单元和阵列电源电压控制电路。 多个存储单元以行和列组织。 行包括字线和耦合到字线的所有存储器单元。 列包括位线对和耦合到位线对的所有存储器单元。 阵列电源电压控制电路耦合到多个存储单元。 阵列电源电压控制电路用于接收电源电压，并且在写操作期间响应于所选列的位线对上的电压差，向所选列的存储单元提供降低的电源电压。