公开(公告)号：US09086973B2

公开(公告)日：2015-07-21

申请号：US13376839

申请日：2010-06-09

申请人： Martin Vorbach

发明人： Martin Vorbach

IPC分类号： G06F12/08 ,  G06F9/52

CPC分类号： G06F12/0815 ,  G06F9/526 ,  G06F12/0811 ,  G06F12/0813 ,  G06F12/084 ,  G06F12/0842 ,  G06F12/0893 ,  G06F2212/271 ,  G06F2212/50 ,  G06F2212/62 ,  Y02D10/13

摘要： The invention relates to a multi-core processor system, in particular a single-package multi-core processor system, comprising at least two processor cores, preferably at least four processor cores, each of said at least two cores, preferably at least four processor cores, having a local LEVEL-1 cache, a tree communication structure combining the multiple LEVEL-1 caches, the tree having at least one node, preferably at least three nodes for a four processor core multi-core processor, and TAG information is associated to data managed within the tree, usable in the treatment of the data.

摘要翻译： 本发明涉及多核处理器系统，特别是单包多核处理器系统，其包括至少两个处理器核，优选地至少四个处理器核，所述至少两个核中的每一个优选地至少四个处理器 具有本地LEVEL-1缓存的多个LEVEL-1高速缓存的树通信结构，具有至少一个节点的树，优选地至少三个用于四处理器核心多核处理器的节点，以及TAG信息相关联 到树中管理的数据，可用于处理数据。

公开(公告)号：US09043769B2

公开(公告)日：2015-05-26

申请号：US13519887

申请日：2010-12-28

申请人： Martin Vorbach

发明人： Martin Vorbach

IPC分类号： G06F9/45

CPC分类号： G06F15/7807 ,  G06F8/41 ,  G06F8/4441 ,  G06F8/452 ,  G06F9/3885

摘要： The present invention relates to a method for compiling code for a multi-core processor, comprising: detecting and optimizing a loop, partitioning the loop into partitions executable and mappable on physical hardware with optimal instruction level parallelism, optimizing the loop iterations and/or loop counter for ideal mapping on hardware, chaining the loop partitions generating a list representing the execution sequence of the partitions.

摘要翻译： 本发明涉及一种用于编译多核处理器的代码的方法，包括：检测和优化循环，将循环划分成可执行并可在物理硬件上映射的分区，具有最佳指令级并行性，优化循环迭代和/或循环 计数器用于在硬件上进行理想映射，链接循环分区，生成表示分区执行顺序的列表。

公开(公告)号：US09037807B2

公开(公告)日：2015-05-19

申请号：US12944068

申请日：2010-11-11

申请人： Martin Vorbach

发明人： Martin Vorbach

IPC分类号： G06F13/14 ,  G06F11/20 ,  G06F13/16 ,  G06F12/00 ,  G06F13/40 ,  G06F3/06 ,  G06F11/14

CPC分类号： G06F11/20 ,  G06F3/067 ,  G06F11/1405 ,  G06F12/00 ,  G06F13/1663 ,  G06F13/40 ,  G06F15/7867 ,  H03K19/17756

摘要： At the inputs and/or outputs, memories are assigned to a reconfigurable module to achieve decoupling of internal data processing and in particular decoupling of the reconfiguration cycles from the external data streams (to/from peripherals, memories, etc.).

摘要翻译： 在输入和/或输出处，将存储器分配给可重新配置的模块以实现内部数据处理的去耦，并且特别是重新配置周期与外部数据流（到/从外围设备，存储器等）的去耦合。

公开(公告)号：USRE45223E1

公开(公告)日：2014-10-28

申请号：US12909150

申请日：2010-10-21

申请人： Martin Vorbach ,  Robert M. Münch

发明人： Martin Vorbach ,  Robert M. Münch

IPC分类号： G06F15/16

CPC分类号： G06F15/7867

摘要： A method of synchronizing and reconfiguring configurable elements in a programmable unit is provided. A unit has a two- or multi-dimensional, programmable cell architecture (e.g., DFP, DPGA, etc.), and any configurable element can have access to a configuration register and a status register of the other configurable elements via an interconnection architecture and can thus have an active influence on their function and operation. By making synchronization the responsibility of each element, more synchronization tasks can be performed at the same time because independent elements no longer interfere with each other in accessing a central synchronization instance.

摘要翻译： 提供了一种在可编程单元中同步和重新配置可配置元件的方法。 单元具有二维或多维可编程单元架构（例如，DFP，DPGA等），并且任何可配置元件可以通过互连架构访问其他可配置元件的配置寄存器和状态寄存器，并且 因此可以对其功能和操作产生积极的影响。 通过使每个元素的责任同步，可以同时执行更多的同步任务，因为独立元素在访问中央同步实例时不再彼此干扰。

公开(公告)号：US08869121B2

公开(公告)日：2014-10-21

申请号：US13177820

申请日：2011-07-07

申请人： Martin Vorbach ,  Frank May ,  Armin Nückel

发明人： Martin Vorbach ,  Frank May ,  Armin Nückel

IPC分类号： G06F9/45

CPC分类号： G06F8/447

摘要： Data processing using multidimensional fields is described along with methods for advantageously using high-level language codes.

摘要翻译： 描述使用多维字段的数据处理以及有利地使用高级语言代码的方法。

公开(公告)号：US08281108B2

公开(公告)日：2012-10-02

申请号：US10501845

申请日：2003-01-20

申请人： Martin Vorbach ,  Volker Baumgarte

发明人： Martin Vorbach ,  Volker Baumgarte

IPC分类号： G06F15/16

CPC分类号： G06F15/7867

摘要： A processor includes a reconfigurable field of data processing cells. A register is provided where the register has a data stream memory designed to store a data stream and/or parts thereon. The register may be a RAM PAE.

摘要翻译： 处理器包括数据处理单元的可重新配置字段。 提供了一种寄存器，其中寄存器具有设计用于存储数据流和/或其上的部件的数据流存储器。 寄存器可以是RAM PAE。

公开(公告)号：US20120151113A1

公开(公告)日：2012-06-14

申请号：US13324048

申请日：2011-12-13

申请人： Martin VORBACH ,  Volker Baumgarte ,  Gerd Ehlers

发明人： Martin VORBACH ,  Volker Baumgarte ,  Gerd Ehlers

IPC分类号： G06F13/14

CPC分类号： G06F13/4068 ,  G06F15/7867

摘要： A bus system for a configurable architecture and methods therefor are provided in which optimization of the configuration efficiency and reconfiguration efficiency are taken into account separately. A system and method may include controlling data transmission by: transmitting, by a first hardware element and to a second hardware element, a data packet conditional upon and/or responsive to the second hardware element's assignment of a signal to a connecting bus via which the data packet is transmitted, where the signal indicates that no incoming data packet can be lost. A system and method may include controlling data transmission by: transmitting, by a first hardware element and to a second hardware element, a first data packet and subsequently a second data packet; and receiving, by the first hardware element and from the second hardware element, an acknowledgement of the first data packet subsequent to the transmittal of the second data packet.

摘要翻译： 提供了一种用于可配置架构及其方法的总线系统，其中分别考虑了配置效率和重新配置效率的优化。 系统和方法可以包括：通过以下步骤来控制数据传输：由第一硬件元件和第二硬件元件发送数据分组，该数据分组是有条件的和/或响应于第二硬件元件分配给连接总线的信号， 发送数据包，其中该信号指示不丢失输入数据分组。 系统和方法可以包括：通过以下步骤来控制数据传输：由第一硬件元件和第二硬件元件发送第一数据分组和随后的第二数据分组; 以及由所述第一硬件元件和所述第二硬件元件接收在所述第二数据分组的发送之后的所述第一数据分组的确认。

公开(公告)号：US08195856B2

公开(公告)日：2012-06-05

申请号：US12840742

申请日：2010-07-21

申请人： Martin Vorbach ,  Robert Münch

发明人： Martin Vorbach ,  Robert Münch

IPC分类号： G06F15/76

CPC分类号： G06F15/7867 ,  G11C7/10

摘要： A general bus system is provided which combines a number of internal lines and leads them as a bundle to the terminals. The bus system control is predefined and does not require any influence by the programmer. Any number of memories, peripherals or other units can be connected to the bus system (for cascading).

摘要翻译： 提供通用总线系统，其组合多个内部线路并将它们作为捆绑器连接到终端。 总线系统控制是预定义的，不需要程序员的任何影响。 任何数量的存储器，外设或其他单元都可以连接到总线系统（用于级联）。

公开(公告)号：US08156284B2

公开(公告)日：2012-04-10

申请号：US10523764

申请日：2003-07-24

申请人： Martin Vorbach ,  Jürgen Becker ,  Markus Weinhardt ,  Volker Baumgarte ,  Frank May

发明人： Martin Vorbach ,  Jürgen Becker ,  Markus Weinhardt ,  Volker Baumgarte ,  Frank May

IPC分类号： G06F12/00

CPC分类号： G06F9/30181 ,  G06F9/3455 ,  G06F9/3802 ,  G06F9/383 ,  G06F9/3851 ,  G06F9/3877 ,  G06F9/3897 ,  G06F15/7867

摘要： In a data-processing method, first result data may be obtained using a plurality of configurable coarse-granular elements, the first result data may be written into a memory that includes spatially separate first and second memory areas and that is connected via a bus to the plurality of configurable coarse-granular elements, the first result data may be subsequently read out from the memory, and the first result data may be subsequently processed using the plurality of configurable coarse-granular elements. In a first configuration, the first memory area may be configured as a write memory, and the second memory area may be configured as a read memory. Subsequent to writing to and reading from the memory in accordance with the first configuration, the first memory area may be configured as a read memory, and the second memory area may be configured as a write memory.

摘要翻译： 在数据处理方法中，可以使用多个可配置的粗粒度元素来获得第一结果数据，第一结果数据可以被写入到包括空间上分离的第一和第二存储器区域并且经由总线连接到 可以随后从存储器中读出多个可配置的粗粒度元素，第一结果数据可以随后使用多个可配置的粗粒度元素进行处理。 在第一配置中，第一存储器区域可以被配置为写入存储器，并且第二存储器区域可以被配置为读取存储器。 在根据第一配置写入和读取存储器之后，第一存储器区域可以被配置为读取存储器，并且第二存储器区域可以被配置为写入存储器。

公开(公告)号：US08058899B2

公开(公告)日：2011-11-15

申请号：US12371040

申请日：2009-02-13

申请人： Martin Vorbach ,  Frank May ,  Dirk Reichardt ,  Frank Lier ,  Gerd Ehlers ,  Armin Nückel ,  Volker Baumgarte ,  Prashant Rao ,  Jens Oertel

发明人： Martin Vorbach ,  Frank May ,  Dirk Reichardt ,  Frank Lier ,  Gerd Ehlers ,  Armin Nückel ,  Volker Baumgarte ,  Prashant Rao ,  Jens Oertel

IPC分类号： H03K19/199 ,  G06F7/52

CPC分类号： G06F13/4027 ,  G06F9/3001 ,  G06F13/4022 ,  G06F15/7825 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8023 ,  G06F15/8092 ,  G06F15/82 ,  Y02D10/12 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

摘要： A logic cell array having a number of logic cells and a segmented bus system for logic cell communication, the bus system including different segment lines having shorter and longer segments for connecting two points in order to be able to minimize the number of bus elements traversed between separate communication start and end points.

摘要翻译： 具有多个逻辑单元的逻辑单元阵列和用于逻辑单元通信的分段总线系统，所述总线系统包括具有较短和较长段的不同段线，用于连接两个点，以便能够最小化在 单独的通信开始和结束点。