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    Performing AES encryption or decryption in multiple modes with a single instruction
    12.
    发明授权
    Performing AES encryption or decryption in multiple modes with a single instruction 有权
    使用单个指令在多种模式下执行AES加密或解密

    公开(公告)号：US08538012B2

    公开(公告)日：2013-09-17

    申请号：US11724005

    申请日：2007-03-14

    申请人： Martin Dixon ,  Srinivas Chennupaty ,  Shay Gueron

    发明人： Martin Dixon ,  Srinivas Chennupaty ,  Shay Gueron

    IPC分类号： H04K1/00 ,  H04L9/08 ,  G06F12/14

    CPC分类号： H04L9/0631 ,  G06F9/30007 ,  H04L9/0637 ,  H04L9/28 ,  H04L2209/12

    摘要： A machine-readable medium may have stored thereon an instruction, which when executed by a machine causes the machine to perform a method. The method may include combining a first operand of the instruction and a second operand of the instruction to produce a result. The result may be encrypted using a key in accordance with an Advanced Encryption Standard (AES) algorithm to produce an encrypted result. The method may also include placing the encrypted result in a location of the first operand of the instruction.

    摘要翻译： 机器可读介质可以在其上存储有指令，当由机器执行时，该指令使机器执行方法。 该方法可以包括组合指令的第一操作数和指令的第二操作数以产生结果。 可以使用根据高级加密标准（AES）算法的密钥来加密结果以产生加密结果。 该方法还可以包括将加密结果放置在指令的第一操作数的位置。

    Method, system, and apparatus for system level initialization
    17.
    发明申请
    Method, system, and apparatus for system level initialization 有权
    用于系统级初始化的方法，系统和装置

    公开(公告)号：US20060126656A1

    公开(公告)日：2006-06-15

    申请号：US11011801

    申请日：2004-12-13

    申请人： Mani Ayyar ,  Srinivas Chennupaty ,  Akhilesh Kumar ,  Doddaballapur Jayasimha ,  Murugasamy Nachimuthu ,  Phanindra Mannava

    发明人： Mani Ayyar ,  Srinivas Chennupaty ,  Akhilesh Kumar ,  Doddaballapur Jayasimha ,  Murugasamy Nachimuthu ,  Phanindra Mannava

    IPC分类号： H04L12/42

    CPC分类号： H04L67/125 ,  H04L69/324

    摘要： Multiple initialization techniques for system and component in a point-to-point architecture are discussed. Consequently, the techniques allow for flexible system/socket layer parameters to be tailored to the needs of the platform, such as, desktop, mobile, small server, large server, etc., as well as the component types such as IA32/IPF processors, memory controllers, IO Hubs, etc. Furthermore, the techniques facilitate powering up with the correct set of POC values, hence, it avoids multiple warm resets and improves boot time. In one embodiment, registers to hold new values, such as, Configuration Values Driven during Reset (CVDR), and Configuration Values Captured during Reset (CVCR) may be eliminated. For example, the POC values could be from the following: Platform Input Clock to Core Clock Ratio, Enable/disable LT, Configurable Restart, Burn In Initialization Mode, Disable Hyper Threading, System BSP Socket Indication, and Platform Topology Index.

    摘要翻译： 讨论了用于系统和组件在点对点架构中的多个初始化技术。 因此，这些技术允许根据平台（如桌面，移动，小型服务器，大型服务器等）的需求以及诸如IA32 / IPF处理器之类的组件类型来定制灵活的系统/套接字层参数 ，存储器控制器，IO集线器等。此外，该技术有助于以正确的一组POC值加电，因此避免了多次热复位并提高了启动时间。 在一个实施例中，可以消除保存新值的寄存器，例如在复位期间驱动的配置值（CVDR）和在复位期间捕获的配置值（CVCR）。 例如，POC值可以来自以下内容：平台输入时钟到核心时钟比率，启用/禁用LT，可配置重新启动，刻录初始化模式，禁用超线程，系统BSP插槽指示和平台拓扑索引。

    Cache pollution avoidance instructions
    18.
    发明授权
    Cache pollution avoidance instructions 失效
    缓存污染回避说明

    公开(公告)号：US06275904B1

    公开(公告)日：2001-08-14

    申请号：US09053385

    申请日：1998-03-31

    申请人： Srinivas Chennupaty ,  Shreekant S. Thakkar ,  Thomas Huff ,  Vladimir Pentkovski

    发明人： Srinivas Chennupaty ,  Shreekant S. Thakkar ,  Thomas Huff ,  Vladimir Pentkovski

    IPC分类号： G06F1208

    CPC分类号： G06F12/0886 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30047 ,  G06F12/0804 ,  G06F12/0888

    摘要： A computer system and method for providing cache memory management. The computer system comprises a main memory having a plurality of main memory addresses each having a corresponding data entry, and a processor coupled to the main memory. At least one cache memory is coupled to the processor. The at least one cache memory has a cache directory with a plurality of addresses and a cache controller having a plurality of data entries corresponding to the plurality of addresses. The processor receives an instruction having an operand address and determines if the operand address matches one of the plurality of addresses in the cache directory. If so, the processor updates a data entry in the cache controller corresponding to the matched address. Otherwise, a data entry corresponding to the operand address in the main memory is updated.

    摘要翻译： 一种用于提供高速缓存存储器管理的计算机系统和方法。 计算机系统包括具有多个主存储器地址的主存储器，每个主存储器地址都具有对应的数据条目，以及耦合到主存储器的处理器。 至少一个高速缓存存储器耦合到处理器。 所述至少一个高速缓冲存储器具有具有多个地址的高速缓存目录和具有对应于所述多个地址的多个数据条目的高速缓存控制器。 处理器接收具有操作数地址的指令，并确定操作数地址是否匹配高速缓存目录中的多个地址之一。 如果是这样，则处理器更新对应于匹配地址的高速缓存控制器中的数据条目。 否则，更新与主存储器中的操作数地址相对应的数据条目。

    Instruction set extension using prefixes
    20.
    发明授权
    Instruction set extension using prefixes 失效
    指令集扩展使用前缀

    公开(公告)号：US6014735A

    公开(公告)日：2000-01-11

    申请号：US53391

    申请日：1998-03-31

    申请人： Srinivas Chennupaty ,  Lance Hacking ,  Thomas Huff ,  Patrice L. Roussel ,  Shreekant S. Thakkar

    发明人： Srinivas Chennupaty ,  Lance Hacking ,  Thomas Huff ,  Patrice L. Roussel ,  Shreekant S. Thakkar

    IPC分类号： G06F9/318 ,  G06F9/30

    CPC分类号： G06F9/30185

    摘要： The present invention discloses a method and apparatus for encoding an instruction in an instruction set which uses a prefix code to qualify an existing opcode of an existing instruction. An opcode and an escape code are selected. The escape code is selected such that it is different from the prefix code and the existing opcode. The opcode, the escape code, and the prefix code are combined to generate an instruction code which uniquely represents the operation performed by the instruction.

    摘要翻译： 本发明公开了一种用于编码指令集中的指令的方法和装置，该指令使用前缀码来限定现有指令的现有操作码。 选择了操作码和转义码。 选择转义代码，使其与前缀代码和现有操作码不同。 操作码，转义码和前缀码被组合以产生唯一地表示指令执行的操作的指令代码。