公开(公告)号：US06449213B1

公开(公告)日：2002-09-10

申请号：US09664192

申请日：2000-09-18

申请人： James M. Dodd ,  Michael W. Williams ,  John B. Halbert ,  Randy M. Bonella

发明人： James M. Dodd ,  Michael W. Williams ,  John B. Halbert ,  Randy M. Bonella

IPC分类号： G11C800

CPC分类号： G11C7/109 ,  G11C5/063 ,  G11C7/1087 ,  G11C8/00 ,  G11C8/06

摘要： A memory interface scheme reduces propagation delay by utilizing source-synchronous signaling to transmit address/command information to memory devices. A memory module in accordance with the present invention may include an address/command buffer that samples address/command information responsive to an address/command strobe signal and then passes the address/command information to a memory device on the module. A retiming circuit may be used to control the timing of read-return data from a memory device on the module.

摘要翻译： 存储器接口方案通过利用源同步信令将地址/命令信息发送到存储器件来减少传播延迟。 根据本发明的存储器模块可以包括地址/命令缓冲器，其响应于地址/命令选通信号对地址/命令信息进行采样，然后将地址/命令信息传递到模块上的存储器件。 可以使用重新定时电路来控制来自模块上的存储器件的读取数据的定时。

公开(公告)号：US06317352B1

公开(公告)日：2001-11-13

申请号：US09665196

申请日：2000-09-18

申请人： John B. Halbert ,  Jim M. Dodd ,  Chung Lam ,  Randy M. Bonella

发明人： John B. Halbert ,  Jim M. Dodd ,  Chung Lam ,  Randy M. Bonella

IPC分类号： G11C502

CPC分类号： G11C8/12 ,  G06F13/409 ,  G06F13/4256 ,  G11C5/02 ,  G11C5/14 ,  Y02D10/14 ,  Y02D10/151

摘要： A plurality of memory modules interface through a daisy-chain providing a point-to-point connection for each memory module. The first and the last memory module in the daisy chain each connect to a separate memory controller port forming a ring circuit. A distinct set of signals connect the memory modules in each direction. A junction circuit in each memory module provides line isolation, a coupling to the adjoining memory modules in the daisy chain, or in the case of the first and last memory module in the daisy chain, a memory module and a memory controller, and a data synchronization circuit. Each junction circuit provides as well as voltage conversion so that the memory devices on a memory module operate at a different voltage than the memory controller, and multiplexing/de-multiplexing so that a lesser number of lines interface with each junction circuit.

摘要翻译： 多个存储器模块通过菊花链接口，为每个存储器模块提供点对点连接。 菊花链中的第一个和最后一个存储器模块都连接到形成环形电路的单独的存储器控​​制器端口。 一组独特的信号在每个方向连接存储器模块。 每个存储器模块中的结电路提供线路隔离，耦合到菊花链中的相邻存储器模块，或者在菊花链中的第一和最后存储器模块的情况下，存储器模块和存储器控制器以及数据 同步电路 每个结电路提供以及电压转换，使得存储器模块上的存储器件以与存储器控制器不同的电压工作，以及多路复用/解复用，使得较少数量的线路与每个结电路接口。

公开(公告)号：US20160093344A1

公开(公告)日：2016-03-31

申请号：US14498509

申请日：2014-09-26

申请人： John B. Halbert ,  Bruce A. Christenson ,  Kuljit S. Bains

发明人： John B. Halbert ,  Bruce A. Christenson ,  Kuljit S. Bains

IPC分类号： G11C7/10

CPC分类号： G11C7/1072 ,  G06F13/1668 ,  G06F13/1689 ,  G06F21/79 ,  G11C7/1045 ,  G11C7/1048 ,  G11C7/1063 ,  G11C7/109 ,  G11C11/4076 ,  G11C11/4093 ,  G11C11/4094 ,  Y02D10/14

摘要： Techniques and mechanisms for exchanging information between a memory controller and a memory device. In an embodiment, a memory controller receives information indicating for a memory device a threshold number of pending consolidated activation commands to access that memory device. The threshold number indicated by the information is less than a theoretical maximum number of pending consolidated activation commands, the theoretical maximum number defined based on timing parameters of the memory device. In another embodiment, the memory controller limits communication of consolidated activation commands to the memory device based on the information indicating the threshold number.

摘要翻译： 用于在存储器控制器和存储器件之间交换信息的技术和机制。 在一个实施例中，存储器控制器接收指示存储器设备访问该存储器设备的临时统一激活命令的阈值数量的信息。 由信息指示的阈值数小于待处理的合并激活命令的理论最大数量，基于存储器件的定时参数定义的理论最大数量。 在另一个实施例中，存储器控制器基于指示阈值数量的信息来限制合并的激活命令到存储器设备的通信。

公开(公告)号：US08938573B2

公开(公告)日：2015-01-20

申请号：US13539417

申请日：2012-06-30

申请人： Zvika Greenfield ,  Kuljit S. Bains ,  Theodore Z. Schoenborn ,  Christopher P. Mozak ,  John B. Halbert

发明人： Zvika Greenfield ,  Kuljit S. Bains ,  Theodore Z. Schoenborn ,  Christopher P. Mozak ,  John B. Halbert

IPC分类号： G06F12/06 ,  G11C11/406 ,  G06F11/30

CPC分类号： G06F11/3037 ,  G06F11/004 ,  G06F11/3471 ,  G06F2201/81 ,  G06F2201/88 ,  G11C11/40611 ,  G11C11/40618 ,  G11C11/40622

摘要： A system monitors data accesses to specific rows of memory to determine if a row hammer condition exists. The system can monitor accessed rows of memory to determine if the number of accesses to any of the rows exceeds a threshold associated with risk of data corruption on a row of memory physically adjacent to the row with high access. Based on the monitoring, a memory controller can determine if the number of accesses to a row exceeds the threshold, and indicate address information for the row whose access count reaches the threshold.

摘要翻译： 系统监视对特定行存储器的数据访问，以确定是否存在行锤条件。 该系统可以监视所访问的存储行，以确定对任何行的访问次数是否超过与物理上与高访问行相邻的存储体上的数据损坏风险相关联的阈值。 基于监视，存储器控制器可以确定对行的访问次数是否超过阈值，并且指示访问计数达到阈值的行的地址信息。

公开(公告)号：US20140325136A1

公开(公告)日：2014-10-30

申请号：US14327127

申请日：2014-07-09

申请人： Andre Schaefer ,  John B. Halbert

发明人： Andre Schaefer ,  John B. Halbert

IPC分类号： G11C11/4074 ,  G06F1/32

CPC分类号： G11C11/4074 ,  G06F1/3275 ,  G11C8/08 ,  G11C8/14 ,  G11C11/4045 ,  G11C11/4085 ,  Y02D10/14

摘要： Disclosed embodiments may include an apparatus having a segment wordline enable coupled to logic to selectively disable ones of a number of segment wordline drivers. The logic may partition a page of the apparatus to reduce power consumed through activation of the disabled ones of the number of segment wordlines. Other embodiments may be disclosed.

公开(公告)号：US20140089576A1

公开(公告)日：2014-03-27

申请号：US13625741

申请日：2012-09-24

申请人： Kuljit S. Bains ,  John B. Halbert ,  Suneeta Sah ,  Zvika Greenfield

发明人： Kuljit S. Bains ,  John B. Halbert ,  Suneeta Sah ,  Zvika Greenfield

IPC分类号： G06F12/00

CPC分类号： G11C16/00 ,  G06F13/1636 ,  G11C11/40611 ,  G11C11/40618 ,  G11C11/40622

摘要： A memory controller to implement targeted refreshes of potential victim rows of a row hammer event. In an embodiment, the memory controller receives an indication that a specific row of a memory device is experiencing repeated accesses which threaten the integrity of data in one or more victim rows physically adjacent to the specific row. The memory controller accesses default offset information in the absence of address map information which specifies an offset between physically adjacent rows of the memory device. In another embodiment, the memory controller determines addresses for potential victim rows based on the default offset information. In response to the received indication of the row hammer event, the memory controller sends for each of the determined plurality of addresses a respective command to the memory device, where the commands are for the memory device to perform targeted refreshes of potential victim rows.

摘要翻译： 一个内存控制器，用于实现行锤事件潜在的受害者行的目标刷新。 在一个实施例中，存储器控制器接收指示存储器设备的特定行正经历重复访问，这威胁到与特定行物理相邻的一个或多个受害者行中的数据的完整性。 存储器控制器在没有指定存储器件的物理相邻行之间的偏移的地址映射信息的情况下访问默认偏移信息。 在另一个实施例中，存储器控制器基于默认偏移信息来确定潜在的受害者行的地址。 响应于所接收到的行锤事件的指示，存储器控制器向确定的多个地址中的每一个发送相应的命令给存储器设备，其中命令用于存储设备执行目标刷新潜在的受害者行。

公开(公告)号：US20130117641A1

公开(公告)日：2013-05-09

申请号：US13619452

申请日：2012-09-14

申请人： Kuljit S. Bains ,  David J. Zimmerman ,  Dennis W. Brzezinski ,  Michael Williams ,  John B. Halbert

发明人： Kuljit S. Bains ,  David J. Zimmerman ,  Dennis W. Brzezinski ,  Michael Williams ,  John B. Halbert

IPC分类号： G06F11/10

CPC分类号： G06F11/10 ,  G06F11/1016

摘要： A method and system for error management in a memory device. In one embodiment of the invention, the memory device can handle commands and address parity errors and cyclic redundancy check errors. In one embodiment of the invention, the memory can detect whether a received command has any parity errors by determining whether the command bits or the address bits of the received command has any parity errors. If a parity error or cyclic redundancy check error in the received command is detected, an error handling mechanism is triggered to recover from the errant command.

摘要翻译： 一种用于存储器件中的错误管理的方法和系统。 在本发明的一个实施例中，存储器设备可以处理命令和寻址奇偶校验错误和循环冗余校验错误。 在本发明的一个实施例中，存储器可以通过确定接收到的命令的命令位或地址位是否具有任何奇偶校验错误来检测所接收的命令是否具有任何奇偶校验错误。 如果检测到接收到的命令中的奇偶校验错误或循环冗余校验错误，则触发错误处理机制以从错误命令中恢复。

公开(公告)号：US08289797B2

公开(公告)日：2012-10-16

申请号：US11932470

申请日：2007-10-31

申请人： Sandeep K Jain ,  Animesh Mishra ,  John B Halbert

发明人： Sandeep K Jain ,  Animesh Mishra ,  John B Halbert

IPC分类号： G11C11/406

CPC分类号： G11C11/40611 ,  G11C11/406 ,  G11C11/40618 ,  G11C11/40622

摘要： A method, apparatus, and system to enable a partial refresh scheme for DRAM which includes specifying at least a refresh start value, or a refresh start value and a refresh end value, to reduce the number of rows that must be refreshed during a refresh cycle, thus reducing the amount of power consumed during refresh.

摘要翻译： 一种能够实现DRAM的部分刷新方案的方法，装置和系统，其包括至少指定刷新开始值或刷新开始值和刷新结束值，以减少刷新周期期间必须刷新的行数 ，从而减少刷新期间消耗的功率量。

公开(公告)号：US20090327660A1

公开(公告)日：2009-12-31

申请号：US12165214

申请日：2008-06-30

申请人： Kuljit S. Bains ,  John B. Halbert

发明人： Kuljit S. Bains ,  John B. Halbert

IPC分类号： G06F9/44

CPC分类号： G06F13/161 ,  Y02D10/14

摘要： Methods and apparatus to improve throughput in memory devices are described. In one embodiment, memory throughput is increased via fine granularity of precharge management. In an embodiment, three separate precharge timings may be used, e.g., optimized per memory bank, per memory bank group, and/or per a memory device. Other embodiments are also disclosed and claimed.

摘要翻译： 描述了用于提高存储器设备中的吞吐量的方法和装置。 在一个实施例中，通过预充电管理的细粒度来增加存储器吞吐量。 在一个实施例中，可以使用三个单独的预充电定时，例如每个存储体组和/或每个存储器件优化每个存储体。 还公开并要求保护其他实施例。

公开(公告)号：US07281079B2

公开(公告)日：2007-10-09

申请号：US10750154

申请日：2003-12-31

申请人： Kuljit S. Bains ,  John B. Halbert ,  Randy B. Osborne

发明人： Kuljit S. Bains ,  John B. Halbert ,  Randy B. Osborne

IPC分类号： G06F12/00

CPC分类号： G06F13/161

摘要： Memory device having banks of memory cells organized into two groups of banks that share control circuitry and a data buffer to provide an interface to a memory bus, but which are independently operable enough to support unrelated transactions with each group, and can be used to stagger read operations with shortened burst transfers so as to minimize dead time on a memory bus.

摘要翻译： 具有存储单元组的存储器单元被组织成共享控制电路的两组存储体，以及数据缓冲器以提供与存储器总线的接口，但它们独立地可操作以足以支持与每个组的无关交易，并且可以用于交错 以缩短的突发传输进行读操作，以最大限度地减少内存总线上的死区时间。