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18 条记录 (耗时 0.016 秒)

    SELECTIVE REMEDIAL ACTION BASED ON CATEGORY OF DETECTED ERROR FOR A MEMORY READ
    1.
    发明申请
    SELECTIVE REMEDIAL ACTION BASED ON CATEGORY OF DETECTED ERROR FOR A MEMORY READ 有权
    基于存储器读取的检测错误类别的选择性补救措施

    公开(公告)号：US20140281805A1

    公开(公告)日：2014-09-18

    申请号：US13797681

    申请日：2013-03-12

    申请人： Suneeta Sah

    发明人： Suneeta Sah

    IPC分类号： G06F11/08

    CPC分类号： G06F11/1048 ,  G06F11/1004 ,  G11C29/42

    摘要： Embodiments of apparatus, methods, systems, computer-readable storage media and devices are described herein for determining an error category for a detected error in data read from a volatile memory; and selectively performing or causing an additional remedial action based at least in part on the error category determined. In various embodiments, the determining and the performing or causing may be undertaken in response to the correcting. The memory may be volatile or non-volatile memory. Other embodiments may be described and/or claimed.

    摘要翻译： 本文描述了装置，方法，系统，计算机可读存储介质和设备的实施例，用于确定从易失性存储器读取的数据中检测到的错误的错误类别; 以及至少部分地基于所确定的错误类别选择性地执行或引起额外的补救措施。 在各种实施例中，可以响应于校正而进行确定和执行或导致。 存储器可能是易失性或非易失性存储器。 可以描述和/或要求保护其他实施例。

    Power management using adaptive thermal throttling
    3.
    发明申请
    Power management using adaptive thermal throttling 有权
    电源管理采用自适应热调节

    公开(公告)号：US20080163226A1

    公开(公告)日：2008-07-03

    申请号：US11648253

    申请日：2006-12-29

    申请人： Sivakumar Radhakrisnan ,  Suneeta Sah ,  William H. Nale ,  Rami Naqib ,  Howard S. David ,  Rajat Agarwal

    发明人： Sivakumar Radhakrisnan ,  Suneeta Sah ,  William H. Nale ,  Rami Naqib ,  Howard S. David ,  Rajat Agarwal

    IPC分类号： G06F9/46

    CPC分类号： G06F1/206 ,  G06F1/3203

    摘要： In some embodiments, a chip includes a scheduler, transmitters, receivers, and control circuitry. The schedule schedules signals to be transmitted outside the chip and the transmitters transmit the scheduled signals outside the chip. The receivers receive signals including signals with temperature information related to a temperature outside the chip. The control circuitry selectively limit a number of commands that can be scheduled within a series of smaller windows while checking the temperature information near the conclusion of a larger window comprising many smaller windows. Other embodiments are described.

    摘要翻译： 在一些实施例中，芯片包括调度器，发射机，接收机和控制电路。 时间表调度要在芯片外部发送的信号，并且发送器在芯片外发送调度信号。 接收器接收包括具有与芯片外的温度有关的温度信息的信号的信号。 控制电路选择性地限制可以在一系列较小窗口内调度的多个命令，同时检查靠近包括许多较小窗口的较大窗口的结论的温度信息。 描述其他实施例。

    MEMORY REFRESH MANAGEMENT
    4.
    发明申请
    MEMORY REFRESH MANAGEMENT 有权
    记忆刷新管理

    公开(公告)号：US20140192605A1

    公开(公告)日：2014-07-10

    申请号：US13761385

    申请日：2013-02-07

    申请人： John H. Crawford ,  Suneeta Sah

    发明人： John H. Crawford ,  Suneeta Sah

    IPC分类号： G11C7/00

    CPC分类号： G06F3/0613 ,  G06F3/0658 ,  G06F3/0659 ,  G06F3/0673 ,  G11C11/406 ,  G11C11/40611 ,  G11C11/40618 ,  G11C11/4076

    摘要： Apparatus, systems, and methods to manage memory refresh operations are described. In one embodiment, an electronic device comprises a processor and memory controller logic to determine a memory refresh frequency for a memory system and transmit refresh commands to a refresh control logic in at least one memory bank coupled to the memory controller according to the memory refresh frequency. Other embodiments are also disclosed and claimed.

    摘要翻译： 描述了管理存储器刷新操作的装置，系统和方法。 在一个实施例中，电子设备包括处理器和存储器控制器逻辑，用于确定存储器系统的存储器刷新频率，并且根据存储器刷新频率向连接到存储器控制器的至少一个存储器组中的刷新控制逻辑发送刷新命令 。 还公开并要求保护其他实施例。

    THROTTLING SUPPORT FOR ROW-HAMMER COUNTERS
    5.
    发明申请
    THROTTLING SUPPORT FOR ROW-HAMMER COUNTERS 有权
    滚动计数器的支持支持

    公开(公告)号：US20140189228A1

    公开(公告)日：2014-07-03

    申请号：US13730181

    申请日：2012-12-28

    申请人： ZAIKA GREENFIELD ,  TOMER LEVY ,  SUNEETA SAH

    发明人： ZAIKA GREENFIELD ,  TOMER LEVY ,  SUNEETA SAH

    IPC分类号： G11C11/406

    CPC分类号： G11C11/40607 ,  G06F13/1605 ,  G11C11/40603 ,  G11C11/40611

    摘要： Throttling of memory access commands. Accesses to rows of a memory device are monitored for a timeframe. The timeframe is divided into at least two sub-frames. If the number of accesses for any of the rows during a first sub-frame exceeds a first threshold throttling accesses to the accessed row at a first rate. Not throttling accesses to the accessed row if the number of accesses to the accessed row does not exceed the first threshold. The first threshold is associated with risk of data corruption on a row physically adjacent to the accessed row. If a number of accesses for the accessed row during a second sub-frame exceeds a second threshold, throttling accesses to the accessed row at a second rate. Not throttling accesses to the accessed row if the number of accesses to the accessed row does not exceed the second threshold. The second threshold is greater than the first threshold. The second throttling rate is greater than the first throttling rate.

    摘要翻译： 调节内存访问命令。 在一段时间内监视访问存储设备的行。 时间框架被划分为至少两个子帧。 如果在第一子帧期间的任何行的访问次数超过第一阈值，则以第一速率限制对所访问的行的访问。 如果访问行的访问次数不超过第一个阈值，则不访问被访问的行。 第一个阈值与物理上与访问行相邻的行的数据损坏风险相关。 如果在第二子帧期间对所访问的行的访问次数超过第二阈值，则以第二速率限制对所访问的行的访问。 如果访问行的访问次数不超过第二个阈值，则不访问被访问的行。 第二阈值大于第一阈值。 第二节流率大于第一节流速率。

    Power management using adaptive thermal throttling
    6.
    发明授权
    Power management using adaptive thermal throttling 有权
    电源管理采用自适应热调节

    公开(公告)号：US08122265B2

    公开(公告)日：2012-02-21

    申请号：US11648253

    申请日：2006-12-29

    申请人： Sivakumar Radhakrishnan ,  Suneeta Sah ,  William H. Nale ,  Rami Naqib ,  Howard S. David ,  Rajat Agarwal

    发明人： Sivakumar Radhakrishnan ,  Suneeta Sah ,  William H. Nale ,  Rami Naqib ,  Howard S. David ,  Rajat Agarwal

    IPC分类号： G06F1/00

    CPC分类号： G06F1/206 ,  G06F1/3203

    摘要： In some embodiments, a chip includes a scheduler, transmitters, receivers, and control circuitry. The schedule schedules signals to be transmitted outside the chip and the transmitters transmit the scheduled signals outside the chip. The receivers receive signals including signals with temperature information related to a temperature outside the chip. The control circuitry selectively limit a number of commands that can be scheduled within a series of smaller windows while checking the temperature information near the conclusion of a larger window comprising many smaller windows. Other embodiments are described.

    摘要翻译： 在一些实施例中，芯片包括调度器，发射机，接收机和控制电路。 时间表调度要在芯片外部发送的信号，并且发送器在芯片外发送调度信号。 接收器接收包括具有与芯片外的温度有关的温度信息的信号的信号。 控制电路选择性地限制可以在一系列较小窗口内调度的多个命令，同时检查靠近包括许多较小窗口的较大窗口的结论的温度信息。 描述其他实施例。

    MAPPING A PHYSICAL ADDRESS DIFFERENTLY TO DIFFERENT MEMORY DEVICES IN A GROUP
    7.
    发明申请
    MAPPING A PHYSICAL ADDRESS DIFFERENTLY TO DIFFERENT MEMORY DEVICES IN A GROUP 有权
    映射一个物理地址不同于一组中的不同的存储器件

    公开(公告)号：US20150089183A1

    公开(公告)日：2015-03-26

    申请号：US14038659

    申请日：2013-09-26

    申请人： KULJIT S. BAINS ,  Suneeta Sah ,  John H. Crawford ,  Brian S. Morris

    发明人： KULJIT S. BAINS ,  Suneeta Sah ,  John H. Crawford ,  Brian S. Morris

    IPC分类号： G06F12/06

    CPC分类号： G06F12/06 ,  G06F12/0292 ,  G06F12/0638

    摘要： A memory subsystem includes a group of memory devices connected to an address bus. The memory subsystem includes logic to uniquely map a physical address of a memory access command to each memory device of the group. Thus, each physical address sent by an associated memory controller uniquely accesses a different row of each memory device, instead of being mapped to the same or corresponding row of each memory device.

    摘要翻译： 存储器子系统包括连接到地址总线的一组存储器件。 存储器子系统包括将存储器访问命令的物理地址唯一地映射到组的每个存储器件的逻辑。 因此，由相关联的存储器控​​制器发送的每个物理地址唯一地访问每个存储器件的不同行，而不是映射到每个存储器件的相同或对应的行。

    MULTI-PURPOSE REGISTER PROGRAMMING VIA PER DRAM ADDRESSABILITY MODE
    9.
    发明申请
    MULTI-PURPOSE REGISTER PROGRAMMING VIA PER DRAM ADDRESSABILITY MODE 审中-公开
    多目标寄存器通过DRAM可寻址模式编程

    公开(公告)号：US20140244922A1

    公开(公告)日：2014-08-28

    申请号：US13997911

    申请日：2012-01-20

    申请人： Kuljit S. Bains ,  Suneeta Sah

    发明人： Kuljit S. Bains ,  Suneeta Sah

    IPC分类号： G11C7/10

    CPC分类号： G11C7/1072 ,  G11C11/4076

    摘要： Embodiments of an apparatus, system and method for using Per DRAM Addressability (PDA) to program Multi-Purpose Registers (MPRs) of a dynamic random access memory (DRAM) device are described herein. Embodiments of the invention allow unique 32 bit patterns to be stored for each DRAM device on a rank, thereby enabling data bus training to be done in parallel. Furthermore, embodiments of the invention provide 32 bits of storage per DRAM device on a rank for the system BIOS for storing codes such as MR values, or for any other purpose (e.g., temporary scratch storage to be used by BIOS processes).

    摘要翻译： 本文描述了使用每DRAM可寻址性（PDA）来编程动态随机存取存储器（DRAM）设备的多用途寄存器（MPR）的装置，系统和方法的实施例。 本发明的实施例允许为等级上的每个DRAM设备存储唯一的32位模式，从而使数据总线训练能够并行完成。 此外，本发明的实施例在用于存储诸如MR值的代码或用于任何其他目的（例如，由BIOS处理使用的临时临时存储）的系统BIOS的等级上为每个DRAM设备提供32位存储。