公开(公告)号：CN108845826A

公开(公告)日：2018-11-20

申请号：CN201810502429.9

申请日：2014-06-26

Applicant: 英特尔公司

Inventor： G·欣顿 ,  B·托尔 ,  R·辛加尔

IPC: G06F9/30

CPC classification number: G11C7/1036 ,  G06F9/30043 ,  G06F9/30109 ,  G06F9/30163

Abstract: 处理器包括N位寄存器和接收多寄存器存储器访问指令的解码单元。多寄存器存储器访问指令指示存储器单元和寄存器。处理器包括与解码单元和与N位寄存器耦合的存储器访问单元。存储器访问单元响应于多寄存器存储器访问指令而执行多寄存器存储器访问操作。操作涉及在包括所指示的寄存器的N位寄存器的每一个中的N位数据。操作也涉及对应于所指示的存储器单元的存储器的MxN位线的不同的对应N位部分。在多寄存器存储器访问操作中涉及的N位寄存器中的N位数据的位的总数等于存储器的线的MxN位的至少一半。

公开(公告)号：CN106409325A

公开(公告)日：2017-02-15

申请号：CN201610809149.3

申请日：2011-05-31

Applicant: 阿尔特拉公司

Inventor： R·芬格

IPC: G11C7/10

CPC classification number: G11C7/222 ,  G11C7/1036 ,  G11C7/1078 ,  G11C7/1093

Abstract: 一种装置包括耦合到电子设备的接口电路。接口电路使用选通信号来提供与电子设备的源同步通信。接口电路被配置成门控选通信号以便与电子设备成功通信。

公开(公告)号：CN103811049B

公开(公告)日：2016-09-07

申请号：CN201310556757.4

申请日：2013-11-11

Applicant: 株式会社索思未来

Inventor： 池田绅一郎 ,  小岛和美 ,  佐野弘幸

IPC: G11C11/4093

CPC classification number: G11C7/103 ,  G11C7/1036 ,  G11C2207/107

Abstract: 本发明提供了一种并串转换电路、接口电路和控制装置，其中该并串转换电路（310）包括调整电路（410），该调整电路接收具有多个位（D0至D3）的并行输入信号（IDQ0[0:3]）并且生成并输出具有多个位（DD0至DD3）的并行输出信号（DDQ0[0:3]）。耦合到调整电路（410）的转换电路（420）基于参考时钟信号（CK1）生成相对于参考时钟信号（CK1）具有相互不同的相位的多个时钟信号（CK2a，CK2b），并且根据所生成的多个时钟信号（CK2a，CK2b）串行地选择并行输出信号（DDQ0[0:3]）的多个位（DD0至DD3）以将并行输出信号（DDQ0[0:3]）转换成串行的1位输出信号（DQ0）。调整电路（410）以参考时钟信号（CK1）的一个周期的一半为时间单位调整并行输出信号（DDQ0[0:3]）的多个位（DD0至DD3）中的每个位的输出定时。

公开(公告)号：CN103778099A

公开(公告)日：2014-05-07

申请号：CN201310487396.2

申请日：2013-10-17

Applicant: 瑞萨电子株式会社

Inventor： 伊藤雅之 ,  杉本英树

IPC: G06F15/167

CPC classification number: G11C7/1036 ,  G06F9/45558 ,  G06F12/14 ,  G06F13/1663 ,  G06F13/1694 ,  G06F13/385 ,  G06F2009/45583 ,  G06F2212/1052 ,  Y02D10/14 ,  Y02D10/151

Abstract: 本发明公开了一种信息处理设备。根据实施例，信息处理设备包括：多个核；共享资源，该共享资源能够被多个核共享；以及本地寄存器，该本地寄存器存储多个核特有的配置信息。独立于多个核来设置共享资源。本地寄存器被提供给相应的核。这使其能够提供信息处理设备，即使当组成多核系统的核的数目增加时该信息处理设备也能够抑制硬件资源的增加。

公开(公告)号：CN108621642A

公开(公告)日：2018-10-09

申请号：CN201710167173.6

申请日：2017-03-20

Applicant: 枣阳市实验中学

Inventor： 段子豪

IPC: B43K29/00 ,  G11C7/10

CPC classification number: B43K29/00 ,  G11C7/1036

Abstract: 本发明提供一种可以写字的U盘，所述的U盘设有一个长笔杆，尾端处设有笔头，这样我们在使用U盘时，如果需要记写东西时，就可以拔掉尾端的笔帽即可写字。

公开(公告)号：CN102194508B

公开(公告)日：2016-03-30

申请号：CN201110045395.3

申请日：2011-02-22

Applicant: 半导体元件工业有限责任公司

Inventor： 赖俊树 ,  吉川定男

IPC: G11C7/06

CPC classification number: G11C7/1036 ,  G11C7/08

Abstract: 本发明提供一种在串行接口方式的存储器装置中抑制电路规模的增加的同时使数据的读出高速化的存储器装置。EEPROM(100)包括：存储数据的存储器单元阵列(10)；根据与时钟同步地串行输入的地址信号选择存储器单元阵列(10)的地址的行地址译码器(11)和列地址译码器(12)；与数据的各位对应地一个一个设置的读出放大器(SA0～SA5、SA_M0、SA_M1)；和与时钟同步地从顶端位起依次串行输出从这些读出放大器读出的数据的移位寄存器(15)。列地址译码器(12)通过在确定列地址信号的全部位之前，将顶端位的两个候补数据分别输入到两个读出放大器(SA_M0、SA_M1)，从而开始两个候补数据的读出。

公开(公告)号：CN101443852B

公开(公告)日：2012-10-10

申请号：CN200680054615.6

申请日：2006-03-17

Applicant: 艾利森电话股份有限公司

Inventor： K·鲁特曼

IPC: G11C29/02 ,  G11C8/06 ,  G11C7/10

CPC classification number: G11C7/1036 ,  G11C7/22 ,  G11C7/222 ,  G11C8/06 ,  G11C29/003 ,  G11C29/02

Abstract: 一种用于调节数据存储单元的数字延迟功能的设备，包括所述数据存储单元(102)、弹性存储寄存器ESR(104)以及适于控制读和写操作的读时钟和写时钟、与所述写时钟关联的写计数器和与所述读时钟关联的读计数器。所述存储器(102)与所述ESR(104)串联工作。所述存储器(102)传送来自两个逻辑相邻的元件的两个数据元素。所述ESR(104)在写时钟的每个周期写入来自所述存储器(102)的所述两个数据元素，其中如果写计数器在写时钟的周期增加1，那么存储器(102)中的输出位置不发生变化，并且如果写计数器在写时钟的一个周期增加2，那么存储器(102)中的输出位置向后移动一个数据元素并且如果写计数器在写时钟的一个周期不发生变化，那么存储器(102)中的输出位置向前移动一个数据元素。

公开(公告)号：CN100490000C

公开(公告)日：2009-05-20

申请号：CN03824771.2

申请日：2003-09-17

Applicant: 桑迪士克股份有限公司

Inventor： 若尔-安德里安·瑟尼

IPC: G11C7/10 ,  G11C19/28

CPC classification number: G11C19/00 ,  G11C7/1036 ,  G11C16/10 ,  G11C16/26 ,  G11C2211/5642

Abstract: 本发明揭示一种能够对大量存储单元进行并行读取和写入的非易失性存储装置，其具有一可将多个读取/写入电路的冗余度降至最低的架构。在一个方面中，与所述多个读取/写入电路相关联的数据锁存器具有I/O功能且以一紧凑方式耦合以用于存储及串行传输。其由一或多个链路模块链构建而成，这些链路模块可选择性地表现为反相器或锁存器。一种方法能够通过在一组主链路模块与明显更小的一组从链路模块之间轮转数据而使所用链路模块的数量最少。

公开(公告)号：CN1157735C

公开(公告)日：2004-07-14

申请号：CN99805301.5

申请日：1999-03-29

Applicant: 爱特梅尔股份有限公司

Inventor： 萨罗杰·帕塔克 ,  格伦·A·罗森戴尔 ,  詹姆斯·E·佩恩 ,  N·汉佐

IPC: G11C7/00

CPC classification number: G11C7/062 ,  G11C7/065 ,  G11C7/1036

Abstract: 在串行配置存储器中使用的一种读出放大器(200)包括多个级，根据控制脉冲(SAEN)以受控制的方式(270)启动和禁止这些级。每当外部提供的时钟信号的第N个周期产生控制信号(SAEN)，使用时钟来输出表示存储器的内容的位流。在一个较佳实施例中，利用N个如此的读出放大器(200)以并行的方式来读出包括所访问的存储器位置的N个存储器单元(位)。因此读出放大器(200)仅在足够于读出存储器单元的时间周期中激活。

公开(公告)号：CN105893159B

公开(公告)日：2018-06-19

申请号：CN201610454483.1

申请日：2016-06-21

Applicant: 北京百度网讯科技有限公司

Inventor： 欧阳剑 ,  漆维 ,  王勇

IPC: G06F9/50

CPC classification number: G11C7/1072 ,  G06F9/30025 ,  G06N3/0481 ,  G11C7/1006 ,  G11C7/1036 ,  G11C11/41 ,  G11C29/50004 ,  G11C2029/5004

Abstract: 本申请公开了数据处理方法和装置。所述方法的一具体实施方式包括：对接收到的待处理输入数据进行预处理；根据预处理的结果以及通过线性拟合激活函数得到的结果获得所述待处理输入数据的配置参数的存储地址，其中，配置参数是根据激活函数的曲线特性预先设置的；根据所述存储地址获取所述待处理输入数据的配置参数；根据所述待处理输入数据的配置参数以及预先设定的电路结构对所述待处理输入数据的预处理结果进行处理，得到处理结果。该实施方式实现了使用配置参数和预先设定的电路结构实现对待处理输入数据的处理，不需要使用用于实现激活函数的专用电路，从而简化了电路结构，且同时可以支持多种激活函数，提高了灵活性。