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公开(公告)号:CN106409325A
公开(公告)日:2017-02-15
申请号:CN201610809149.3
申请日:2011-05-31
Applicant: 阿尔特拉公司
Inventor: R·芬格
IPC: G11C7/10
CPC classification number: G11C7/222 , G11C7/1036 , G11C7/1078 , G11C7/1093
Abstract: 一种装置包括耦合到电子设备的接口电路。接口电路使用选通信号来提供与电子设备的源同步通信。接口电路被配置成门控选通信号以便与电子设备成功通信。
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公开(公告)号:CN103003882B
公开(公告)日:2016-10-05
申请号:CN201180035143.0
申请日:2011-05-31
Applicant: 阿尔特拉公司
Inventor: R·芬格
IPC: G11C7/10 , G11C7/22 , H03K19/173
CPC classification number: G11C7/222 , G11C7/1036 , G11C7/1078 , G11C7/1093
Abstract: 一种装置包括耦合到电子设备的接口电路。接口电路使用选通信号来提供与电子设备的源同步通信。接口电路被配置成门控选通信号以便与电子设备成功通信。
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公开(公告)号:CN104252557B
公开(公告)日:2019-06-21
申请号:CN201410301808.3
申请日:2014-06-27
Applicant: 阿尔特拉公司
IPC: G06F17/50
CPC classification number: G06F17/5054 , G06F17/50 , G06F17/5045 , G06F17/5059 , G06F17/5077 , G06F2217/84 , H03K19/17728 , H03K19/17736
Abstract: 本发明的各实施方式总体上适于负责重定时的集成电路器件配置方法。具体地,涉及一种利用用户逻辑设计配置集成电路器件的方法:分析用户逻辑设计以标识用户逻辑设计内的并行路径的定时要求;确定沿着该路径的延时要求;基于存储元件的用于并入到该路径中的可用性来路由用户逻辑设计,以满足延时要求;以及在通过并入至少一些存储元件的路由之后,重定时用户逻辑设计。
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公开(公告)号:CN104252557A
公开(公告)日:2014-12-31
申请号:CN201410301808.3
申请日:2014-06-27
Applicant: 阿尔特拉公司
IPC: G06F17/50
CPC classification number: G06F17/5054 , G06F17/50 , G06F17/5045 , G06F17/5059 , G06F17/5077 , G06F2217/84 , H03K19/17728 , H03K19/17736
Abstract: 本发明的各实施方式总体上适于负责重定时的集成电路器件配置方法。具体地,涉及一种利用用户逻辑设计配置集成电路器件的方法:分析用户逻辑设计以标识用户逻辑设计内的并行路径的定时要求;确定沿着该路径的延时要求;基于存储元件的用于并入到该路径中的可用性来路由用户逻辑设计,以满足延时要求;以及在通过并入至少一些存储元件的路由之后,重定时用户逻辑设计。
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公开(公告)号:CN103914297A
公开(公告)日:2014-07-09
申请号:CN201410003425.8
申请日:2014-01-03
Applicant: 阿尔特拉公司
IPC: G06F9/44
CPC classification number: G06F17/5054 , G06F2217/84
Abstract: 一种利用用户逻辑设计配置集成电路器件的方法包括分析用户逻辑设计以标识用户逻辑设计内的关键循环逻辑路径和次关键循环逻辑路径;对关键循环逻辑路径和次关键循环逻辑路径应用定时优化;以及对除关键循环逻辑路径和次关键循环逻辑路径以外的逻辑路径进行重新定时。
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公开(公告)号:CN103003882A
公开(公告)日:2013-03-27
申请号:CN201180035143.0
申请日:2011-05-31
Applicant: 阿尔特拉公司
Inventor: R·芬格
IPC: G11C7/10 , G11C7/22 , H03K19/173
CPC classification number: G11C7/222 , G11C7/1036 , G11C7/1078 , G11C7/1093
Abstract: 一种装置包括耦合到电子设备的接口电路。接口电路使用选通信号来提供与电子设备的源同步通信。接口电路被配置成门控选通信号以便与电子设备成功通信。
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