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公开(公告)号：CN106865485A
公开(公告)日：2017-06-20
申请号：CN201510908759.4
申请日：2015-12-10
Applicant: 联华电子股份有限公司
CPC classification number: B81C1/00246 , B81B7/008 , B81B2201/0235 , B81B2201/0285 , B81B2203/0315 , B81B2207/012 , B81B2207/015 , B81C1/00571 , B81C2201/0132 , B81C2201/014 , B81B7/02 , B81C1/00238 , B81C1/00388
Abstract: 本发明公开一种微机电结构及其制作方法。该微机电结构的制作方法，包含首先提供一基底包含一逻辑元件区和一微机电元件区，接着形成一逻辑元件于逻辑元件区，之后全面形成一含氮材料层覆盖逻辑元件区和微机电元件区，然后移除位于微机电元件区内的部分的含氮材料层以在含氮材料层上定义出至少一退缩区域，在形成退缩区域之后，形成至少一介电层覆盖逻辑元件区和微机电元件区，并且介电层填入退缩区域，接续蚀刻位于微机电元件区的部分的介电层以形成至少一孔洞穿透介电层，其中退缩区域环绕孔洞，最后蚀刻基底以形成一腔室。
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公开(公告)号：CN104843631A
公开(公告)日：2015-08-19
申请号：CN201510224045.1
申请日：2015-02-15
Applicant: 罗伯特·博世有限公司
CPC classification number: B81C1/00595 , B81B7/0077 , B81B2203/06 , B81B2207/07 , B81C1/00571 , B81C2201/0132 , B81C2201/053
Abstract: 用于微机械结构元件(200)的层组件(100)，其具有：第一层(10)，其既可用于所述结构元件(200)的电布线也可用作所述结构元件(200)的电极；和耐氧化物蚀刻的第二层(20)，其布置在第一层(10)的下方，其中，该第二层(20)基本上在一个平面内构造。
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公开(公告)号：CN1863436A
公开(公告)日：2006-11-15
申请号：CN200610064816.6
申请日：2006-03-14
Applicant: 欧姆龙株式会社
CPC classification number: H05K7/06 , B81B2207/097 , B81C1/00301 , B81C1/00571 , B81C2201/0133 , B81C2201/0142 , B81C2203/0109 , B81C2203/036 , H01L2924/16235 , Y10T29/49126 , Y10T29/4913 , Y10T29/49156
Abstract: 配线基板的制造方法、光掩模、配线基板、电路元件、通信装置和计量装置。实现一种能够可靠地将至少包括配线的一部分的表面区域的上方空间密闭的配线基板的制造方法。该方法具有：在玻璃基板(11a)上形成配线用的金属薄膜的第1步骤；使用形成有配线用图形的光掩模(20)，在金属薄膜上生成抗蚀剂图形的第2步骤；把抗蚀剂图形作为掩模，通过湿法刻蚀选择性地去除金属薄膜，形成配线的第3步骤。当把通过烧结玻璃(13)接合的配线的部位作为接合部位时，光掩模(20)的配线用图形的侧边(La/Lb/Lc/Ld)在与接合部位对应的区域弯曲。
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公开(公告)号：CN101461072B
公开(公告)日：2011-03-23
申请号：CN200780020182.7
申请日：2007-05-29
Applicant: 朗姆研究公司
Inventor： 塔玛拉克·潘杜姆索波尔恩 , 阿尔弗德·科弗 , 威廉·博世
CPC classification number: H01L21/30655 , B81C1/00571 , H01L21/32137
Abstract: 用于蚀刻基片的硅层的方法，其沉积在等离子处理室的底电极。该方法包括执行主蚀刻步骤直到至少70％的硅层被蚀刻掉。该方法进一步包括过蚀刻步骤，其包含第一、第二及第三工艺步骤。该第一工艺步骤采用第一工艺制法，第二工艺步骤采用第二工艺制法，以及第三工艺步骤采用第三工艺制法。该第二工艺制法采用施加于该底电极的第二底部偏压水平，其高于在该第一工艺制法中采用的第一底部偏压水平以及在该第三工艺制法中采用的第三底部偏压水平。该第一、第二以及第三工艺步骤多次交替直到硅层被蚀刻穿。
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Patent Agency Ranking
公开(公告)号：CN1863436B
公开(公告)日：2010-11-10
申请号：CN200610064816.6
申请日：2006-03-14
Applicant: 欧姆龙株式会社
CPC classification number: H05K7/06 , B81B2207/097 , B81C1/00301 , B81C1/00571 , B81C2201/0133 , B81C2201/0142 , B81C2203/0109 , B81C2203/036 , H01L2924/16235 , Y10T29/49126 , Y10T29/4913 , Y10T29/49156
Abstract: 配线基板的制造方法、光掩模、配线基板、电路元件、通信装置和计量装置。实现一种能够可靠地将至少包括配线的一部分的表面区域的上方空间密闭的配线基板的制造方法。该方法具有：在玻璃基板(11a)上形成配线用的金属薄膜的第1步骤；使用形成有配线用图形的光掩模(20)，在金属薄膜上生成抗蚀剂图形的第2步骤；把抗蚀剂图形作为掩模，通过湿法刻蚀选择性地去除金属薄膜，形成配线的第3步骤。当把通过烧结玻璃(13)接合的配线的部位作为接合部位时，光掩模(20)的配线用图形的侧边(La/Lb/Lc/Ld)在与接合部位对应的区域弯曲。
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公开(公告)号：CN102408090B
公开(公告)日：2014-10-29
申请号：CN201110243547.0
申请日：2011-08-23
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: B81C1/00571 , B81B2203/0109 , B81B2203/0307 , B81C1/00063
Abstract: 本发明提供了具有增强锚和窄气隙的微结构器件。本文提供的微结构器件的一个实施例包括分层晶片。分层晶片包括硅基板层、形成在基板层上的埋入氧化物层以及形成在埋入氧化物层上的硅器件层。在器件层上形成顶部氧化物层。顶部氧化物层、器件层和埋入氧化物层被蚀刻，从而形成沟槽以在器件层中创建锚和微结构器件。在制造器件的工艺中，沿着微结构器件的侧面形成热氧化物层，以在埋入氧化物层、顶部氧化物层和热氧化物层中包围微结构器件。然后，形成多晶硅层以填充到沟槽中并包围锚。在多晶硅层填充到沟槽中之后，蚀刻掉包围微结构器件的氧化物层，释放微结构器件。
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公开(公告)号：CN102408090A
公开(公告)日：2012-04-11
申请号：CN201110243547.0
申请日：2011-08-23
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: B81C1/00571 , B81B2203/0109 , B81B2203/0307 , B81C1/00063
Abstract: 本发明提供了具有增强锚和窄气隙的微结构器件。本文提供的微结构器件的一个实施例包括分层晶片。分层晶片包括硅基板层、形成在基板层上的埋入氧化物层以及形成在埋入氧化物层上的硅器件层。在器件层上形成顶部氧化物层。顶部氧化物层、器件层和埋入氧化物层被蚀刻，从而形成沟槽以在器件层中创建锚和微结构器件。在制造器件的工艺中，沿着微结构器件的侧面形成热氧化物层，以在埋入氧化物层、顶部氧化物层和热氧化物层中包围微结构器件。然后，形成多晶硅层以填充到沟槽中并包围锚。在多晶硅层填充到沟槽中之后，蚀刻掉包围微结构器件的氧化物层，释放微结构器件。
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公开(公告)号：CN109422240A
公开(公告)日：2019-03-05
申请号：CN201811027074.9
申请日：2018-09-04
Applicant: 英飞凌科技股份有限公司
CPC classification number: B81B7/0006 , B81B7/0009 , B81C1/00246 , B81C1/00476 , B81C1/00595 , B81C1/00047 , B81B7/02 , B81C1/00539 , B81C1/00571
Abstract: 本申请提供了一种用于加工层结构的方法，其中层结构具有第一层、设置在第一层上方的牺牲层和设置在牺牲层上方的第二层，其中第二层具有至少一个开口，其中该至少一个开口从第二层的第一侧延伸到牺牲层，其中该方法包括：形成衬垫层，其覆盖至少一个开口的至少一个内壁；在衬垫层上方形成覆盖层，其中覆盖层至少部分地延伸到至少一个开口中；并且用蚀刻液对覆盖层、衬垫层和牺牲层进行湿化学蚀刻，其中蚀刻液对衬垫层的蚀刻速率大于对覆盖层的蚀刻速率。
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公开(公告)号：CN101461072A
公开(公告)日：2009-06-17
申请号：CN200780020182.7
申请日：2007-05-29
Applicant: 朗姆研究公司
Inventor： 塔玛拉克·潘杜姆索波尔恩 , 阿尔弗德·科弗 , 威廉·博世
CPC classification number: H01L21/30655 , B81C1/00571 , H01L21/32137
Abstract: 用于蚀刻基片的硅层的方法，其沉积在等离子处理室的底电极。该方法包括执行主蚀刻步骤直到至少70％的硅层被蚀刻掉。该方法进一步包括过蚀刻步骤，其包含第一、第二及第三工艺步骤。该第一工艺步骤采用第一工艺制法，第二工艺步骤采用第二工艺制法，以及第三工艺步骤采用第三工艺制法。该第二工艺制法采用施加于该底电极的第二底部偏压水平，其高于在该第一工艺制法中采用的第一底部偏压水平以及在该第三工艺制法中采用的第三底部偏压水平。该第一、第二以及第三工艺步骤多次交替直到硅层被蚀刻穿。
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