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公开(公告)号：CN118972469A
公开(公告)日：2024-11-15
申请号：CN202411053538.9
申请日：2024-08-01
Applicant: 鹏城实验室
IPC: H04L69/08 , H04L61/251 , H04L61/2592 , H04L47/36
Abstract: 本申请实施例提供了一种异构网络互联通信方法和装置、电子设备及存储介质。该方法包括：获取原始数据包信息；根据原始数据包信息，确定网络通讯类型、数据包长度、可选字段类型；提取原始数据包信息的五元组信息，并计算得到对应的哈希值；获取预设的网络隧道模块的第一计数值和协议转换模块的第二计数值；当网络通讯类型为异构网络通讯，根据第一计数值、第二计数值、数据包长度和可选字段类型，选取网络隧道模块或协议转换模块对原始数据包信息进行转换，得到目标数据包信息；根据哈希值，更新网络隧道模块的第一计数值或协议转换模块的第二计数值。本申请实施例能够提高异构网络互联转换配置的灵活性和可拓展性，提高异构网络的通讯效果。
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公开(公告)号：CN117997736A
公开(公告)日：2024-05-07
申请号：CN202410142654.1
申请日：2024-01-31
Applicant: 鹏城实验室
IPC: H04L41/0803 , H04L41/0866 , H04L41/0853
Abstract: 本申请提供了一种CLIC中断选择方法和装置、中断控制器、处理器及介质，属于通信技术领域。应用于中断控制器，中断控制器包括多个比较器，多个比较器采用二分法连接；该方法包括：根据预先配置的CLIC参数提取多个CLIC中断的中断有效性、中断级别、中断优先级、和中断源ID作为中断特征值；将中断特征值按照两个一组输入比较器进行比较，输出较大中断特征值至下一层级的比较器，且下一层级的比较器将较大中断特征值输出至下下层级的比较器，如此逐层比较，将最后层级的比较器输出的中断特征值作为最终的中断选择结果。本申请能够降低CLIC中断选择过程的组合逻辑，让电路工作于一个较高的时钟频率，同时尽量降低中断上报的延迟。
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公开(公告)号：CN116028402A
公开(公告)日：2023-04-28
申请号：CN202211743885.5
申请日：2022-12-30
Applicant: 鹏城实验室
IPC: G06F13/20
Abstract: 本发明涉及芯片控制技术领域，并公开了一种基于RISC‑V的控制方法、系统、芯片及存储介质，所述基于RISC‑V的控制方法应用于基于RISC‑V的控制系统，所述基于RISC‑V的控制系统包括指令解码单元、开源指令集RISC‑V处理器和输入输出端口GPIO，该方法包括：通过指令解码单元获取RISC‑V处理器读入的控制指令，并确定所述控制指令对应的解码指令；根据所述解码指令和预存的历史切换信息确定方向切换信息；确定所述方向切换信息对应的目标处理单元，通过所述目标处理单元根据所述解码指令对GPIO进行控制，进而提高了芯片输入输出的控制效率。
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公开(公告)号：CN115562959A
公开(公告)日：2023-01-03
申请号：CN202211061249.4
申请日：2022-08-31
Applicant: 鹏城实验室
Abstract: 本申请公开了分支预测功能的验证方法、装置、电子设备及可读存储介质，应用于计算机技术领域，包括：若接收到针对于待验证处理器的验证指令，则在待验证处理器对应的测试激励数据包中选取激励关联数据；依据激励关联数据对应的激励测试信息，对待验证处理器进行分支测试，得到对应的分支测试结果；若接收到所述激励关联数据进行分支测试的测试完成指令，则依据激励测试信息，对待验证处理器进行分支预测，得到对应的分支预测结果；依据分支测试结果和分支预测结果共同对应的比对结果，对待验证处理器进行迭代验证，直至检测到验证后的待验证处理器具备预设验证效果。本申请解决了进行分支预测功能验证的验证准确性低的技术问题。
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公开(公告)号：CN115357511A
公开(公告)日：2022-11-18
申请号：CN202211070124.8
申请日：2022-08-31
Applicant: 鹏城实验室
Abstract: 本申请公开了一种软硬件协同仿真的自动化调试方法以及系统，涉及测试领域。所述方法包括：若处理器核执行测试用例发生异常，则获取异常信息文件和所述测试用例的反汇编文件；从所述异常信息文件中提出异常指令编码；在所述反汇编文件中确定出所述异常指令编码对应的执行函数和源代码字段；通过故障诊断界面同时展示所述执行函数和源代码字段。本申请解决了SoC软硬件仿真调试的复杂和间接的问题，减少了用户的工作量，提高了验证调试问题的效率。
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Patent Agency Ranking
公开(公告)号：CN115292760A
公开(公告)日：2022-11-04
申请号：CN202211019591.8
申请日：2022-08-24
Applicant: 鹏城实验室
IPC: G06F21/76
Abstract: 本发明公开了一种芯片验证系统、方法及计算机可读存储介质，所述系统包括：智能终端、待测芯片、外部设备、EDA验证模块，所述智能终端与所述EDA验证模块通信连接，所述待测芯片分别与所述智能终端和所述外部设备通信连接；所述芯片验证系统还包括：FPGA数据采集模块，所述FPGA数据采集模块与所述待测芯片通信连接；所述FPGA数据采集模块，用于当检测到异常信号，获取所述外部设备的各个真实数据以得到真实数据集合；所述智能终端，用于将所述真实数据集合加载到所述EDA验证模块；所述EDA验证模块，用于测试所述真实数据以得到所述待测芯片的验证结果。通过本发明中的芯片验证系统，能够又快又准确地定位芯片存在的问题，提高了芯片验证的效率。
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公开(公告)号：CN113326524A
公开(公告)日：2021-08-31
申请号：CN202110683433.1
申请日：2021-06-18
Applicant: 鹏城实验室
Abstract: 本发明公开了指令处理方法及处理器，所述指令处理方法包括：由第一指令队列中提取目标指令，执行提取的所述目标指令；在所述目标指令的类型为第一类型时，将所述目标指令的状态设置为可提交状态；在所述目标指令的类型为第二类型时，按照所述目标指令的重复执行次数随机重复执行所述目标指令，所述重复执行次数为至少两次；在所述目标指令的至少两次执行结果不一致时，判定出现异常，本发明在同一个处理器中复用硬件资源同时实现了安全指令的随机化执行及冗余执行，提高微处理器的执行效率及安全性。
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公开(公告)号：CN112527361B
公开(公告)日：2021-05-11
申请号：CN202110178194.4
申请日：2021-02-08
Applicant: 鹏城实验室
Abstract: 本发明涉及计算机技术领域，公开了一种FPGA测试程序更新方法、装置、电子设备及存储介质。所述方法包括：获取待更新FPGA比特流，并根据测试任务获取更新测试文件；根据更新测试文件对待更新FPGA比特流进行更新，以获取对应于更新测试文件的更新FPGA比特流；根据更新FPGA比特流对FPGA验证模块进行配置，以实现测试程序更新。本发明通过上述方法，将测试程序合并到FPGA比特流里，从而避免重新综合FPGA设计。这种替换方式相对于现有技术烧写Flash并重新综合，所需时间更少，提升了测试效率。另一方面，可以用不同的测试程序批量生成各自的比特流，提升了测试的自由度与便利性。
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公开(公告)号：CN112069015B
公开(公告)日：2021-02-23
申请号：CN202011243036.4
申请日：2020-11-10
Applicant: 鹏城实验室
IPC: G06F11/26 , G06F11/263
Abstract: 本发明公开一种指令集模拟器指令执行方法，所述方法包括以下步骤：在接收到针对当前控制指令的编辑指令时，判断所述编辑指令是否满足预设条件；在所述编辑指令满足所述预设条件时，在快捷编辑指令集中确定出与所述编辑指令对应的选定快捷编辑指令，其中，所述快捷编辑指令集中包括满足所述预设条件的不同编辑指令对应的快捷编辑指令；根据所述选定快捷编辑指令和所述当前控制指令，获得第一控制指令；根据所述第一控制指令，输出对应的调试动作。本发明还公开了一种指令集模拟器指令执行装置、终端设备以及存储介质。不需要用户按序、逐个字符地输入第一控制指令，指令集模拟器调试效率较高。
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公开(公告)号：CN111969981B
公开(公告)日：2021-01-12
申请号：CN202011128048.2
申请日：2020-10-21
Applicant: 鹏城实验室
Abstract: 一种时钟产生电路，包括第一反相器链、第二反相器链、第一随机信号产生电路以及第一控制模块。第一反相器链包括串联连接的多个第一反相器，其用于根据第一配置信号选择所述第一反相器的个数以输出第一时钟信号；第二反相器链包括串联连接的多个第二反相器，其用于根据第二配置信号选择第二反相器的个数以输出第二时钟信号；第一随机信号产生电路用于对第一时钟信号和第二时钟信号进行组合来产生第一随机信号；第一控制模块用于根据第一随机信号生成第一配置信号或者第二配置信号，以变更第一反相器链中的第一反相器的个数或者变更第二反相器链中的第二反相器的个数。本发明还提供了一种随机数产生电路。
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