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公开(公告)号：CN115903613B
公开(公告)日：2024-06-21
申请号：CN202211636699.1
申请日：2022-12-15
Applicant: 鹏城实验室
IPC: G05B19/042
Abstract: 本发明涉及工业控制及通信技术领域，并公开了一种基于RISC‑V核的工业控制及通信芯片架构，该芯片包括：至少一个控制单元、总线协议AXI总线、外部扩展单元和输入输出IO口，控制单元包括开源指令集RISC‑V核和芯片扩展子单元；RISC‑V核与AXI总线和芯片扩展子单元连接，芯片扩展子单元与IO口和外部扩展单元连接，AXI总线与外部扩展单元连接；芯片扩展子单元用于将输入的接口数据传输至RISC‑V核，外部扩展单元用于将外部数据通过AXI总线传输至RISC‑V核，RISC‑V核用于根据接口数据，和或，外部数据进行数据交互，以实现工业控制与通信，进而提高了工业控制及通信芯片的数据交互效率。
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公开(公告)号：CN112232004B
公开(公告)日：2021-04-09
申请号：CN202011466993.3
申请日：2020-12-14
Applicant: 鹏城实验室
IPC: G06F30/331
Abstract: 本发明公开了一种片上系统芯片设计方案的测试方法，包括以下步骤：提供具有固化外设的可编程器件；其中，所述可编程器件被划分为可编程系统端和可编程逻辑端，且所述固化外设置于所述可编程系统端；将待测试的片上系统芯片的设计方案采用所述可编程逻辑端进行处理器的实例化；将位于所述可编程逻辑端的实例化的处理器与位于所述可编程系统端的固化外设建立连接；利用所述固化外设对所述片上系统芯片的处理器的设计功能进行测试；本发明还公开了一种片上系统，解决现有技术中片上系统芯片测试过程导致资源消耗量大的问题，降低了片上系统芯片验证测试成本。
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公开(公告)号：CN112232004A
公开(公告)日：2021-01-15
申请号：CN202011466993.3
申请日：2020-12-14
Applicant: 鹏城实验室
IPC: G06F30/331
Abstract: 本发明公开了一种片上系统芯片设计方案的测试方法，包括以下步骤：提供具有固化外设的可编程器件；其中，所述可编程器件被划分为可编程系统端和可编程逻辑端，且所述固化外设置于所述可编程系统端；将待测试的片上系统芯片的设计方案采用所述可编程逻辑端进行处理器的实例化；将位于所述可编程逻辑端的实例化的处理器与位于所述可编程系统端的固化外设建立连接；利用所述固化外设对所述片上系统芯片的处理器的设计功能进行测试；本发明还公开了一种片上系统，解决现有技术中片上系统芯片测试过程导致资源消耗量大的问题，降低了片上系统芯片验证测试成本。
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公开(公告)号：CN112241556B
公开(公告)日：2021-04-09
申请号：CN202011499907.9
申请日：2020-12-18
Applicant: 鹏城实验室
IPC: G06F21/75
Abstract: 本发明公开了一种控制电路的中断管理方法、装置、设备及存储介质，基于随机控制器获取初始种子，根据所述初始种子生成随机序列，并将所述随机序列分别发送至PLIC与处理器核；当检测到所述PLIC中输出中断信号时，基于所述PLIC将所述随机序列作为目标随机序列发送至所述处理器核；基于所述处理器核确定所述目标随机序列与所述随机序列是否相同，若所述目标随机序列与所述随机序列相同，则触发中断并执行中断事务。本发明将PLIC输出的单比特信号替换成随机控制器生成的多比特随机序列，由于随机序列比单比特信号或固定编码信号的安全性更高，有利于提高中断信号的安全性。
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公开(公告)号：CN112527362A
公开(公告)日：2021-03-19
申请号：CN202110180065.9
申请日：2021-02-08
Applicant: 鹏城实验室
Abstract: 本发明涉及计算机技术领域，公开了一种FPGA测试程序更新方法、装置、电子设备及存储介质。所述方法包括：获取对应于FPGA验证模块的初始FPGA比特流，并根据初始FPGA比特流对FPGA验证模块进行配置，得到初始配置后的FPGA验证模块；根据测试任务获取更新测试文件，并根据更新测试文件生成部分更新比特流；根据部分更新比特流对初始配置后的FPGA验证模块的可重构区域进行配置，以实现测试程序更新。本发明通过指令存储器所在的可重构区域的动态更换功能，从而实现测试程序的更新，仅需综合一次完整的FPGA，不同的测试程序通过综合可重构区域，生成部分重构比特流，减小了各比特流的大小，缩短了所需时间。
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Patent Agency Ranking
公开(公告)号：CN112241556A
公开(公告)日：2021-01-19
申请号：CN202011499907.9
申请日：2020-12-18
Applicant: 鹏城实验室
IPC: G06F21/75
Abstract: 本发明公开了一种控制电路的中断管理方法、装置、设备及存储介质，基于随机控制器获取初始种子，根据所述初始种子生成随机序列，并将所述随机序列分别发送至PLIC与处理器核；当检测到所述PLIC中输出中断信号时，基于所述PLIC将所述随机序列作为目标随机序列发送至所述处理器核；基于所述处理器核确定所述目标随机序列与所述随机序列是否相同，若所述目标随机序列与所述随机序列相同，则触发中断并执行中断事务。本发明将PLIC输出的单比特信号替换成随机控制器生成的多比特随机序列，由于随机序列比单比特信号或固定编码信号的安全性更高，有利于提高中断信号的安全性。
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公开(公告)号：CN117997736A
公开(公告)日：2024-05-07
申请号：CN202410142654.1
申请日：2024-01-31
Applicant: 鹏城实验室
IPC: H04L41/0803 , H04L41/0866 , H04L41/0853
Abstract: 本申请提供了一种CLIC中断选择方法和装置、中断控制器、处理器及介质，属于通信技术领域。应用于中断控制器，中断控制器包括多个比较器，多个比较器采用二分法连接；该方法包括：根据预先配置的CLIC参数提取多个CLIC中断的中断有效性、中断级别、中断优先级、和中断源ID作为中断特征值；将中断特征值按照两个一组输入比较器进行比较，输出较大中断特征值至下一层级的比较器，且下一层级的比较器将较大中断特征值输出至下下层级的比较器，如此逐层比较，将最后层级的比较器输出的中断特征值作为最终的中断选择结果。本申请能够降低CLIC中断选择过程的组合逻辑，让电路工作于一个较高的时钟频率，同时尽量降低中断上报的延迟。
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公开(公告)号：CN113326524A
公开(公告)日：2021-08-31
申请号：CN202110683433.1
申请日：2021-06-18
Applicant: 鹏城实验室
Abstract: 本发明公开了指令处理方法及处理器，所述指令处理方法包括：由第一指令队列中提取目标指令，执行提取的所述目标指令；在所述目标指令的类型为第一类型时，将所述目标指令的状态设置为可提交状态；在所述目标指令的类型为第二类型时，按照所述目标指令的重复执行次数随机重复执行所述目标指令，所述重复执行次数为至少两次；在所述目标指令的至少两次执行结果不一致时，判定出现异常，本发明在同一个处理器中复用硬件资源同时实现了安全指令的随机化执行及冗余执行，提高微处理器的执行效率及安全性。
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公开(公告)号：CN111969981B
公开(公告)日：2021-01-12
申请号：CN202011128048.2
申请日：2020-10-21
Applicant: 鹏城实验室
Abstract: 一种时钟产生电路，包括第一反相器链、第二反相器链、第一随机信号产生电路以及第一控制模块。第一反相器链包括串联连接的多个第一反相器，其用于根据第一配置信号选择所述第一反相器的个数以输出第一时钟信号；第二反相器链包括串联连接的多个第二反相器，其用于根据第二配置信号选择第二反相器的个数以输出第二时钟信号；第一随机信号产生电路用于对第一时钟信号和第二时钟信号进行组合来产生第一随机信号；第一控制模块用于根据第一随机信号生成第一配置信号或者第二配置信号，以变更第一反相器链中的第一反相器的个数或者变更第二反相器链中的第二反相器的个数。本发明还提供了一种随机数产生电路。
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公开(公告)号：CN113326524B
公开(公告)日：2024-05-28
申请号：CN202110683433.1
申请日：2021-06-18
Applicant: 鹏城实验室
Abstract: 本发明公开了指令处理方法及处理器，所述指令处理方法包括：由第一指令队列中提取目标指令，执行提取的所述目标指令；在所述目标指令的类型为第一类型时，将所述目标指令的状态设置为可提交状态；在所述目标指令的类型为第二类型时，按照所述目标指令的重复执行次数随机重复执行所述目标指令，所述重复执行次数为至少两次；在所述目标指令的至少两次执行结果不一致时，判定出现异常，本发明在同一个处理器中复用硬件资源同时实现了安全指令的随机化执行及冗余执行，提高微处理器的执行效率及安全性。
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