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公开(公告)号：CN115903613B
公开(公告)日：2024-06-21
申请号：CN202211636699.1
申请日：2022-12-15
Applicant: 鹏城实验室
IPC: G05B19/042
Abstract: 本发明涉及工业控制及通信技术领域，并公开了一种基于RISC‑V核的工业控制及通信芯片架构，该芯片包括：至少一个控制单元、总线协议AXI总线、外部扩展单元和输入输出IO口，控制单元包括开源指令集RISC‑V核和芯片扩展子单元；RISC‑V核与AXI总线和芯片扩展子单元连接，芯片扩展子单元与IO口和外部扩展单元连接，AXI总线与外部扩展单元连接；芯片扩展子单元用于将输入的接口数据传输至RISC‑V核，外部扩展单元用于将外部数据通过AXI总线传输至RISC‑V核，RISC‑V核用于根据接口数据，和或，外部数据进行数据交互，以实现工业控制与通信，进而提高了工业控制及通信芯片的数据交互效率。
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公开(公告)号：CN112232004B
公开(公告)日：2021-04-09
申请号：CN202011466993.3
申请日：2020-12-14
Applicant: 鹏城实验室
IPC: G06F30/331
Abstract: 本发明公开了一种片上系统芯片设计方案的测试方法，包括以下步骤：提供具有固化外设的可编程器件；其中，所述可编程器件被划分为可编程系统端和可编程逻辑端，且所述固化外设置于所述可编程系统端；将待测试的片上系统芯片的设计方案采用所述可编程逻辑端进行处理器的实例化；将位于所述可编程逻辑端的实例化的处理器与位于所述可编程系统端的固化外设建立连接；利用所述固化外设对所述片上系统芯片的处理器的设计功能进行测试；本发明还公开了一种片上系统，解决现有技术中片上系统芯片测试过程导致资源消耗量大的问题，降低了片上系统芯片验证测试成本。
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公开(公告)号：CN112232004A
公开(公告)日：2021-01-15
申请号：CN202011466993.3
申请日：2020-12-14
Applicant: 鹏城实验室
IPC: G06F30/331
Abstract: 本发明公开了一种片上系统芯片设计方案的测试方法，包括以下步骤：提供具有固化外设的可编程器件；其中，所述可编程器件被划分为可编程系统端和可编程逻辑端，且所述固化外设置于所述可编程系统端；将待测试的片上系统芯片的设计方案采用所述可编程逻辑端进行处理器的实例化；将位于所述可编程逻辑端的实例化的处理器与位于所述可编程系统端的固化外设建立连接；利用所述固化外设对所述片上系统芯片的处理器的设计功能进行测试；本发明还公开了一种片上系统，解决现有技术中片上系统芯片测试过程导致资源消耗量大的问题，降低了片上系统芯片验证测试成本。
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公开(公告)号：CN113342528B
公开(公告)日：2024-09-17
申请号：CN202110663097.4
申请日：2021-06-15
Applicant: 鹏城实验室
IPC: G06F9/50
Abstract: 本发明公开了指令处理方法及处理器，该方法包括：确定处理器的目标工作模式；在目标工作模式为第一工作模式时，每周期处理至少两条不相同的待执行指令；在目标工作模式为第二工作模式时，每周期处理至少两条相同的待执行指令，并比对至少两个相同的待执行指令的执行结果，根据执行结果确定是否出现异常。本发明不仅实现了硬件资源的复用，节约了资源，还能够在同一个处理器中支持两种工作模式，并且支持模式的动态切换，提高了处理器处理指令时的灵活性。
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公开(公告)号：CN116414457A
公开(公告)日：2023-07-11
申请号：CN202310261549.5
申请日：2023-03-13
Applicant: 鹏城实验室
Abstract: 本发明公开了一种基于RISC架构的微处理器、控制方法和芯片，基于RISC架构的微处理器包括：指令读取模块、数据存储模块、寄存模块、指令解码模块、指令执行模块；指令读取模块用于读取待处理指令集中指令；数据存储模块用于存储待处理数据；寄存模块用于寄存待处理指令集；指令解码模块用于对待处理指令集进行解码得到目标指令集，根据目标指令集中的当前执行指令确定当前执行功能信息，并分发当前执行功能信息；指令执行模块用于接收当前执行功能信息，从数据存储模块中读取待处理数据，根据当前执行功能信息的处理逻辑对待处理数据进行处理得到处理结果，将处理结果存入数据存储模块。本发明能够构建小型化和指令执行时间精确化的微处理器。
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Patent Agency Ranking
公开(公告)号：CN113342528A
公开(公告)日：2021-09-03
申请号：CN202110663097.4
申请日：2021-06-15
Applicant: 鹏城实验室
IPC: G06F9/50
Abstract: 本发明公开了指令处理方法及处理器，该方法包括：确定处理器的目标工作模式；在目标工作模式为第一工作模式时，每周期处理至少两条不相同的待执行指令；在目标工作模式为第二工作模式时，每周期处理至少两条相同的待执行指令，并比对至少两个相同的待执行指令的执行结果，根据执行结果确定是否出现异常。本发明不仅实现了硬件资源的复用，节约了资源，还能够在同一个处理器中支持两种工作模式，并且支持模式的动态切换，提高了处理器处理指令时的灵活性。
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公开(公告)号：CN112241556B
公开(公告)日：2021-04-09
申请号：CN202011499907.9
申请日：2020-12-18
Applicant: 鹏城实验室
IPC: G06F21/75
Abstract: 本发明公开了一种控制电路的中断管理方法、装置、设备及存储介质，基于随机控制器获取初始种子，根据所述初始种子生成随机序列，并将所述随机序列分别发送至PLIC与处理器核；当检测到所述PLIC中输出中断信号时，基于所述PLIC将所述随机序列作为目标随机序列发送至所述处理器核；基于所述处理器核确定所述目标随机序列与所述随机序列是否相同，若所述目标随机序列与所述随机序列相同，则触发中断并执行中断事务。本发明将PLIC输出的单比特信号替换成随机控制器生成的多比特随机序列，由于随机序列比单比特信号或固定编码信号的安全性更高，有利于提高中断信号的安全性。
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公开(公告)号：CN112527362A
公开(公告)日：2021-03-19
申请号：CN202110180065.9
申请日：2021-02-08
Applicant: 鹏城实验室
Abstract: 本发明涉及计算机技术领域，公开了一种FPGA测试程序更新方法、装置、电子设备及存储介质。所述方法包括：获取对应于FPGA验证模块的初始FPGA比特流，并根据初始FPGA比特流对FPGA验证模块进行配置，得到初始配置后的FPGA验证模块；根据测试任务获取更新测试文件，并根据更新测试文件生成部分更新比特流；根据部分更新比特流对初始配置后的FPGA验证模块的可重构区域进行配置，以实现测试程序更新。本发明通过指令存储器所在的可重构区域的动态更换功能，从而实现测试程序的更新，仅需综合一次完整的FPGA，不同的测试程序通过综合可重构区域，生成部分重构比特流，减小了各比特流的大小，缩短了所需时间。
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公开(公告)号：CN112241556A
公开(公告)日：2021-01-19
申请号：CN202011499907.9
申请日：2020-12-18
Applicant: 鹏城实验室
IPC: G06F21/75
Abstract: 本发明公开了一种控制电路的中断管理方法、装置、设备及存储介质，基于随机控制器获取初始种子，根据所述初始种子生成随机序列，并将所述随机序列分别发送至PLIC与处理器核；当检测到所述PLIC中输出中断信号时，基于所述PLIC将所述随机序列作为目标随机序列发送至所述处理器核；基于所述处理器核确定所述目标随机序列与所述随机序列是否相同，若所述目标随机序列与所述随机序列相同，则触发中断并执行中断事务。本发明将PLIC输出的单比特信号替换成随机控制器生成的多比特随机序列，由于随机序列比单比特信号或固定编码信号的安全性更高，有利于提高中断信号的安全性。
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公开(公告)号：CN117873667A
公开(公告)日：2024-04-12
申请号：CN202311762667.0
申请日：2023-12-20
Applicant: 鹏城实验室
Abstract: 本申请实施例提供中断通知响应接口、中断控制方法及相关装置，涉及处理器设计技术领域。其中，中断通知响应接口连接CLIC中断控制器和内核，将CLIC中断控制器针对目标中断源生成的中断请求数据持续传输至内核，将内核响应中断请求信号生成的中断响应信号传输至CLIC中断控制器，以使得CLIC中断控制器基于中断响应信号对中断请求信号进行置位。可见内核若能够响应中断请求信号，直接从中断通知响应接口中获取CLIC中断控制器持续发送的请求描述信息执行相关的中断过程，同时CLIC中断控制器根据中断响应信号对中断请求信号进行置位，为下一次中断做准备。通过中断通知响应接口缩短系统的中断响应时间，提升系统中断通知及响应的效率。
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