-
公开(公告)号：CN113745235B
公开(公告)日：2024-04-26
申请号：CN202110842134.8
申请日：2019-08-23
申请人： 长江存储科技有限责任公司
摘要： 提供了用于形成三维(3D)存储器件的结构和方法的实施例。在一示例中，3D存储器件包括存储堆叠体，其具有在存储堆叠体中横向地延伸的交织的多个导体层和多个绝缘层。3D存储器件还包括垂直地延伸穿过存储堆叠体到衬底内的多个沟道结构。3D存储器件还包括在存储堆叠体中垂直地和横向地延伸并且将多个存储单元划分成至少一个存储块的至少一个缝隙结构，至少一个缝隙结构各自包括多个缝隙开口和在相邻缝隙开口之间的支撑结构。支撑结构可以与相邻存储块接触并且接触衬底。
-
公开(公告)号：CN111403410B
公开(公告)日：2023-05-05
申请号：CN202010211772.5
申请日：2020-03-24
申请人： 长江存储科技有限责任公司
摘要： 本发明提供一种存储器及制备方法，该方法包括：在半导体衬底的正面形成叠层结构，并形成贯穿的沟道结构；在叠层结构上形成局部电介质层；形成贯穿局部电介质层的沟道局部接触；形成贯穿局部电介质层及叠层结构的栅极间隙，基于栅极间隙将栅线牺牲层置换为栅电极层，并在栅极间隙中填充间隙绝缘层；在沟道局部接触的上端形成后段制程互连结构，并基于后段制程互连结构键合外围电路晶圆；在半导体衬底的背面形成绝缘盖层，并于栅极间隙正对区域形成贯穿绝缘盖层的狭缝局部接触窗；填充狭缝局部接触窗，以形成狭缝局部接触。有效解决了狭缝结构对C1CH与沟道结构的对准影响，直接规避了正面狭缝结构(GL)与狭缝局部接触(C1ACS)之间的对准问题。
-
公开(公告)号：CN115020327A
公开(公告)日：2022-09-06
申请号：CN202210594537.X
申请日：2022-05-27
申请人： 长江存储科技有限责任公司
IPC分类号： H01L21/768 , H01L23/538 , H01L27/11529 , H01L27/11551 , H01L27/11573 , H01L27/11578
摘要： 本发明涉及一种存储器器件及其制造方法和系统。该存储器器件的制造方法包括：提供半导体结构，所述半导体结构包括堆叠层，所述堆叠层包括堆叠的第一堆栈和第二堆栈，所述第一堆栈和第二堆栈分别包括交替堆叠的牺牲层和电介质层，其中，所述第一堆栈的顶层与所述第二堆栈的底层之间具有绝缘连接层；在所述堆叠层中形成多个接触孔，每个所述接触孔分别到达各自预定深度的牺牲层；以及在所述多个接触孔中形成多个接触结构。本发明的制造方法不需要采用原来的台阶成型方法，该制造方法工艺灵活度高，节省了工艺步骤，降低了成本，有利于存储器器件层数的进一步增多。
-
公开(公告)号：CN114999549A
公开(公告)日：2022-09-02
申请号：CN202210594381.5
申请日：2022-05-27
申请人： 长江存储科技有限责任公司
摘要： 本申请提供了一种存储器器件及其制造方法和系统。该制造方法包括以下步骤：形成堆叠层，所述堆叠层包括交替堆叠的多个牺牲层和多个电介质层，且具有核心区和字线连接区；在所述堆叠层的所述字线连接区中形成深度不同的多个接触孔，所述多个接触孔分别到达各自深度的牺牲层；在所述多个接触孔的侧壁和底部形成绝缘层；在所述多个接触孔的绝缘层内侧填充牺牲材料形成牺牲结构；将所述堆叠层中的所述多个牺牲层置换为栅极层；去除所述多个接触孔中的牺牲结构及所述接触孔底部的绝缘层，以露出所述栅极层；以及在所述多个接触孔中形成接触结构。
-
公开(公告)号：CN113838863A
公开(公告)日：2021-12-24
申请号：CN202111106900.0
申请日：2020-07-09
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11575 , H01L27/11582 , H01L27/11524 , H01L27/11548 , H01L27/11556
摘要： 本发明提供了一种三维存储器的制作方法及三维存储器，属于半导体存储技术领域，其旨在解决对位于沟道孔底部的沟道结构进行开口时，损伤位于第一沟道孔和第二沟道孔连接处的功能层的问题；其在衬底的背面形成与沟道结构相对的第一通孔，以第一通孔为刻蚀通道对沟道结构进行刻蚀，以使沟道层朝向衬底的一端凸出所述功能层；在第一通孔内形成与沟道结构接触的半导体柱塞，从而沟道层通过半导体柱塞与衬底接触并形成电连接。本发明提供的三维存储器的制作方法及三维存储器，能够在实现衬底与沟道层电性连接的同时，可避免损伤位于第二沟道孔与第一沟道孔连接处的功能层，提高三维存储器的良率和可靠性。
-
公开(公告)号：CN111261636B
公开(公告)日：2021-07-20
申请号：CN202010072061.4
申请日：2020-01-21
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11551 , H01L27/11578
摘要： 本申请实施例公开了一种接触凹槽形成的方法及半导体，所述方法包括：提供一半成品的半导体，所述半导体包括对应于不同区域的采用第一材料的第一结构、采用第二材料的第二结构，以及至少顶部采用所述第二材料的第三结构；通过同一第一刻蚀过程，利用所述第一材料与所述第二材料的不同刻蚀速率，对所述第一结构、所述第二结构和所述第三结构进行刻蚀，以形成特定深度的凹槽；其中，所述第一材料的刻蚀速率大于所述第二材料的刻蚀速率，使得采用所述第二材料的所述第三结构的顶部作为刻蚀阻挡层。
-
公开(公告)号：CN111599817B
公开(公告)日：2021-05-07
申请号：CN202010478359.5
申请日：2020-05-29
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
摘要： 本发明提供了一种三维存储器的制作方法。该制作方法包括以下步骤：提供具有存储器阵列的第一衬底，第一衬底的具有存储器阵列的一侧形成有绝缘介质层以及位于绝缘介质层中的刻蚀停止层；在绝缘介质层中形成贯穿至刻蚀停止层的第一通孔；去除刻蚀停止层，并在第一通孔和去除刻蚀停止层的区域中形成第一导电通道；提供具有CMOS电路的第二衬底，将CMOS电路与第一衬底的存储器阵列键合；自远离存储器阵列的一侧形成贯穿第一衬底并与第一导电通道连接的贯穿触点。采用上述制作方法在背面绕线的工艺中无需通过调整贯穿触点的尺寸来实现贯穿触点对导电通道端部完全包裹，就能够有效防止导电通道与衬底之间的漏电，降低了工艺难度。
-
公开(公告)号：CN111403401B
公开(公告)日：2021-05-07
申请号：CN202010135271.3
申请日：2020-03-02
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11568 , H01L27/11582
摘要： 本发明提供一种存储结构及其制备方法，通过先制备沟道结构及沟道局部接触，后自基底侧制备台阶堆叠结构，可有效解决台阶工艺所造成的第一沟道结构与第二沟道结构对准困难的问题及沟道局部接触与第二沟道结构对准困难的问题。进一步的，本发明通过制备伪狭缝结构，将公共源极自基底侧引出，无需进行公共源极局部接触与狭缝结构的电连接，从而可从根本上解决公共源极局部接触与狭缝结构对准困难的问题，降低工艺难度及成本，且由于为伪狭缝结构，因此无需进行导电层的填充，从而可减小狭缝结构占用的面积。
-
公开(公告)号：CN111403397B
公开(公告)日：2021-05-07
申请号：CN202010146798.6
申请日：2020-03-05
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11565 , H01L27/1157 , H01L27/11582
摘要： 本发明提供一种3D NAND存储器及其制造方法，本发明在形成栅线缝隙之前首先在要形成共源极接触部的位置处形成第一顶部选择栅切线，该第一顶部选择栅切线的宽度大于栅线缝隙的宽度，使得形成的共源极接触的周围，由形成顶部选择栅切线的绝缘材料替换堆叠层由此增大了形成共源极的接触部的形成窗口，即使接触部与共源极接触稍有偏差，接触部也不会与桥接共源极接触两侧的栅极层，由此降低了器件的漏电风险，提高了器件的良率。同时，由于增大了接触部的形成窗口，因此一定程度上降低了接触部的制作难度。还可以利用同一掩膜形成第一顶部选择栅切线及第二顶部选择栅切线，节省了掩膜的制备并且节省了刻蚀步骤，因此降低了存储器的制造成本。
-
公开(公告)号：CN112736086A
公开(公告)日：2021-04-30
申请号：CN202110191313.X
申请日：2019-08-23
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11578
摘要： 提供了用于形成三维(3D)存储器件的结构和方法的实施例。在一个示例中，3D存储器件包括存储堆叠层、多个沟道结构、缝隙结构和源极结构。所述存储堆叠层可以是位于衬底上的，并且可以包括在横向上在所述存储堆叠层中延伸的交织的多个导体层和多个绝缘层。所述多个沟道结构可以在纵向上贯穿所述存储堆叠层延伸到所述衬底中。所述缝隙结构可以在纵向和横向上在所述存储堆叠层中延伸，并且将所述多个存储单元划分成至少一个存储块。所述缝隙结构可以包括沿所述缝隙结构的侧壁在纵向上布置的多个凸出部分和多个凹陷部分。
-
-
-
-
-
-
-
-
-
搜索结果
88 条记录 (耗时 0.054 秒)
