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公开(公告)号：CN113053440B
公开(公告)日：2021-12-24
申请号：CN202110343185.6
申请日：2019-04-29
申请人： 长江存储科技有限责任公司
摘要： 本发明实施例公开了一种多层存储器及其制作方法。多层存储器包括：多个存储层的堆叠结构，存储层具有第一边缘区域和第二边缘区域；第一电路层，位于堆叠结构的第一端面且具有字线驱动器；第二电路层位于所述堆叠结构的第二端面，所述第二端面与所述第一端面相对设置；字线驱动器通过驱动线与存储层连接；第m个存储层的驱动线，包括：第一连线，所述第一连线的第一端与第m个存储层的第一边缘区域和所述字线驱动器连接；第二连线，位于所述第二电路层上；所述第二连线的第一端与所述第一连线的第二端连接，所述第二连线的第二端与第三连线的第一端连接；所述第三连线，所述第三连线的第二端与第m个所述存储层的第二边缘区连接。
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公开(公告)号：CN110176265B
公开(公告)日：2021-06-04
申请号：CN201910355516.0
申请日：2019-04-29
申请人： 长江存储科技有限责任公司
摘要： 本发明实施例公开了一种多层存储器及其制作方法。多层存储器包括：多个存储层的堆叠结构，存储层具有第一边缘区域和第二边缘区域；第一电路层，位于堆叠结构的第一端面且具有字线驱动器；字线驱动器通过驱动线与存储层连接；第m个存储层的驱动线，包括：第一部分，连接第m个存储层的第一边缘区域和字线驱动器；第二部分，与字线驱动连接；第三部分，平行于第一部分并穿透第二电路层，其中，第二电路层位于堆叠结构的第二端面，第二端面与第一端面相对设置；第四部分，位于第二电路层上；第五部分，与第四部分连接，并穿透第二电路层；第六部分，与第五部分连接，平行于第四部分；第七部分，分别与第六部分及第m个存储层的第二边缘区连接。
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公开(公告)号：CN110494979B
公开(公告)日：2021-01-29
申请号：CN201980001306.X
申请日：2019-06-27
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582 , H01L23/48
摘要： 提供了一种半导体器件。所述半导体器件包括第一衬底，所述第一衬底具有用于形成存储单元的第一侧和与所述第一侧相对的第二侧。所述半导体器件还包括掺杂区域和第一连接结构。所述掺杂区域形成在所述第一衬底的所述第一侧中并且电耦合到晶体管的至少源极端子(例如，串联连接的多个晶体管的末端晶体管的源极端子)。第一连接结构被形成在所述第一衬底的所述第二侧之上并且通过第一过孔耦合到所述掺杂区域。所述第一过孔从所述第一衬底的所述第二侧延伸到所述掺杂区域。
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公开(公告)号：CN111554690B
公开(公告)日：2021-03-30
申请号：CN202010540104.7
申请日：2018-03-01
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11548 , H01L27/11551 , H01L27/11575 , H01L27/11578 , H01L21/66
摘要： 公开了用于测试三维(3D)存储器设备的结构和方法。3D存储器设备(100)包括存储器阵列结构(102)、外围设备结构(104)、与存储器阵列结构(102)的正面和外围设备结构(104)的正面相接触的互连层(106)、以及位于存储器阵列结构(102)的背面并且与存储器阵列结构(102)重叠的导电衬垫。存储器阵列结构(102)包括存储器阵列堆叠(109)、垂直延伸穿过至少一部分存储器阵列堆叠(109)的贯穿阵列接触(TAC)(110)、以及存储器阵列接触(112)。外围设备结构(104)包括测试电路(126)。互连层(106)包括互连结构(116、124)。导电衬垫(108)、TAC(110)、互连结构(116、124)、以及测试电路(126)与存储器阵列接触(112)中的至少一者是电连接的。
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公开(公告)号：CN110088899A
公开(公告)日：2019-08-02
申请号：CN201880005231.8
申请日：2018-03-01
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11548 , H01L27/11551 , H01L27/11575 , H01L27/11578 , H01L21/66
摘要： 公开了用于测试三维(3D)存储器设备的结构和方法。3D存储器设备(100)包括存储器阵列结构(102)、外围设备结构(104)、与存储器阵列结构(102)的正面和外围设备结构(104)的正面相接触的互连层(106)、以及位于存储器阵列结构(102)的背面并且与存储器阵列结构(102)重叠的导电衬垫。存储器阵列结构(102)包括存储器阵列堆叠(109)、垂直延伸穿过至少一部分存储器阵列堆叠(109)的贯穿阵列接触(TAC)(110)、以及存储器阵列接触(112)。外围设备结构(104)包括测试电路(126)。互连层(106)包括互连结构(116、124)。导电衬垫(108)、TAC(110)、互连结构(116、124)、以及测试电路(126)与存储器阵列接触(112)中的至少一者是电连接的。
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公开(公告)号：CN106920797B
公开(公告)日：2018-10-12
申请号：CN201710134368.0
申请日：2017-03-08
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11548 , H01L27/11551 , H01L27/11575 , H01L27/11578 , H01L21/66
摘要： 本申请实施例公开了一种存储器结构及其制备方法，在该存储器结构中至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及所述字线连接之间形成电连接；和/或；至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及所述位线连接之间形成电连接。如此，测试信号能够在上述电连接的结构之间进行传输，因此，利用上述电连接的结构能够对存储器结构进行测试。基于此，本申请实施例还公开了一种存储器结构的测试方法。
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公开(公告)号：CN112510052B
公开(公告)日：2023-09-12
申请号：CN202011459262.6
申请日：2019-06-27
申请人： 长江存储科技有限责任公司
摘要： 新型3D NAND存储器件及形成其的方法。提供了一种半导体器件。所述半导体器件包括第一衬底，所述第一衬底具有用于形成存储单元的第一侧和与所述第一侧相对的第二侧。所述半导体器件还包括掺杂区域和第一连接结构。所述掺杂区域形成在所述第一衬底的所述第一侧中并且电耦合到晶体管的至少源极端子(例如，串联连接的多个晶体管的末端晶体管的源极端子)。第一连接结构被形成在所述第一衬底的所述第二侧之上并且通过第一过孔耦合到所述掺杂区域。所述第一过孔从所述第一衬底的所述第二侧延伸到所述掺杂区域。
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公开(公告)号：CN110892274B
公开(公告)日：2021-01-29
申请号：CN201980002470.2
申请日：2019-10-14
申请人： 长江存储科技有限责任公司
摘要： 一种用于测量三维存储器的存储单元电流的方法包括将第一测试电压施加到3D存储器件的外围电路的源极线焊盘，其中所述源极线焊盘电连接至3D存储器件的3D存储阵列的公共源极线，并且形成于第一衬底上的所述外围电路和形成于第二衬底上的所述3D存储阵列通过直接键合来电连接。所述方法还包括将第二测试电压施加至3D存储阵列的位线焊盘，其中所述位线焊盘和3D存储阵列形成在第二衬底的相对侧上。在一些实施例中，所述方法包括将第二测试电压施加至电源焊盘，其中电源焊盘电连接至外围电路的页缓冲器。
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公开(公告)号：CN106920797A
公开(公告)日：2017-07-04
申请号：CN201710134368.0
申请日：2017-03-08
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11548 , H01L27/11551 , H01L27/11575 , H01L27/11578 , H01L21/66
CPC分类号： H01L27/11548 , H01L22/14 , H01L27/11551 , H01L27/11575 , H01L27/11578
摘要： 本申请实施例公开了一种存储器结构及其制备方法，在该存储器结构中至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及所述字线连接之间形成电连接；和/或；至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔、所述第一金属图案层上的金属图案以及所述位线连接之间形成电连接。如此，测试信号能够在上述电连接的结构之间进行传输，因此，利用上述电连接的结构能够对存储器结构进行测试。基于此，本申请实施例还公开了一种存储器结构的测试方法。
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公开(公告)号：CN111554690A
公开(公告)日：2020-08-18
申请号：CN202010540104.7
申请日：2018-03-01
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11548 , H01L27/11551 , H01L27/11575 , H01L27/11578 , H01L21/66
摘要： 公开了用于测试三维(3D)存储器设备的结构和方法。3D存储器设备(100)包括存储器阵列结构(102)、外围设备结构(104)、与存储器阵列结构(102)的正面和外围设备结构(104)的正面相接触的互连层(106)、以及位于存储器阵列结构(102)的背面并且与存储器阵列结构(102)重叠的导电衬垫。存储器阵列结构(102)包括存储器阵列堆叠(109)、垂直延伸穿过至少一部分存储器阵列堆叠(109)的贯穿阵列接触(TAC)(110)、以及存储器阵列接触(112)。外围设备结构(104)包括测试电路(126)。互连层(106)包括互连结构(116、124)。导电衬垫(108)、TAC(110)、互连结构(116、124)、以及测试电路(126)与存储器阵列接触(112)中的至少一者是电连接的。
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