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公开(公告)号：CN110971215B
公开(公告)日：2023-06-23
申请号：CN201911226081.6
申请日：2019-12-04
Applicant: 芯创智(北京)微电子有限公司
IPC: H03K3/03
Abstract: 本发明提供一种与工艺无关的高精度片上时钟产生器，包括充放电电荷泵、固定电容、带基准电路产生参考电压发生器、三个带失调校准的电压阀值比较器、时钟控制逻辑模块以及反相器；本方案通过提供一种与工艺无关的高精度片上时钟产生器电路，该时钟产生器利用片内精准电流源对固定电容进行周期性充放电的原理来产生时钟信号。片内带隙基准源为时钟电路提供精准的电流和电压偏置且不随工艺变化，为稳定的时钟周期提供了保障。周期性冲放电的电压阈值检测采用带有失调校准的电压比较器，有效消除失效电压带来的阈值偏差。
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公开(公告)号：CN110365330B
公开(公告)日：2022-11-25
申请号：CN201910462825.8
申请日：2019-05-30
Applicant: 芯创智(北京)微电子有限公司
Abstract: 本发明公开了一种基于FIR滤波器的半数字锁相环，半数字锁相环包括：FIR滤波器、积分路径和数字/电压控制振荡器，FIR滤波器包括：计数器、延时链、多个分频器、多个鉴相器和低通滤波器，其中，多个分频器与数字/电压控制振荡器的输出端连接，每个分频器连接一个鉴相器，多个鉴相器与低通滤波器连接，积分路径分别与多个分频器中的其中一个分频器和数字/电压控制振荡器的输入端连接。本发明所提供的半数字锁相环，基于FIR滤波器的杂散抑制技术，有效地实现了对基于有限模分频器的半数字锁相环的杂散抑制，同时具有对工艺、电压、温度变化以及模拟失配不敏感的优点，在硬件成本开销成本上也具有优势。
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公开(公告)号：CN111709203A
公开(公告)日：2020-09-25
申请号：CN202010386603.5
申请日：2020-05-09
Applicant: 芯创智(北京)微电子有限公司
IPC: G06F30/343
Abstract: 本发明公开了一种面向维护系统星型拓扑结构的FPGA优化方法及系统，方法包括：S100、在多个FPGA分片中的每个FPGA分片内增加一个维护中继模块与核心功能模块互连，用以将原来的单拍逻辑变为多拍逻辑；S200、基于多个FPGA分片内的维护中继模块，将多个FPGA分片与维护系统功能模块之间的连接结构从星型拓扑结构转换为串行结构。本发明将星型拓扑结构转换为串行结构，解决多核规模下维护系统的多片FPGA互连问题；增加维护中继模块，将原来的单拍逻辑变为多拍逻辑，使用触发器将穿片逻辑打两拍，解决穿片逻辑时序收敛问题。
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公开(公告)号：CN111626011A
公开(公告)日：2020-09-04
申请号：CN202010312136.1
申请日：2020-04-20
Applicant: 芯创智(北京)微电子有限公司
IPC: G06F30/343
Abstract: 本发明公开了一种基于可配置端点重启的FPGA综合快速迭代方法及系统，方法包括：S100、将待检查项存入关键字库中，同时在整个FPGA综合的实现过程中设置多个断点；S200、基于关键字库中的待检查项，对FPGA综合的日志文件进行自动搜索，得到自动结果；S300、检查自动结果，若确定自动结果出现错误，则根据需要修改的内容确定开始重启FPGA综合的断点；S400、从确定的断点处重启FPGA综合，进行快速迭代。本发明基于可扩展的关键字库的自动结果检查，能够快速判断FPGA综合结果正确性，提高检查效率；通过配置断点重启可以实现FPGA综合快速迭代，避免不必要的重复运行步骤。
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公开(公告)号：CN111208867A
公开(公告)日：2020-05-29
申请号：CN201911375233.9
申请日：2019-12-27
Applicant: 芯创智(北京)微电子有限公司
IPC: G06F1/12
Abstract: 本发明公开了一种基于DDR读数据整数时钟周期的同步电路及同步方法，同步电路包括：相互连接的物理层校准电路和读数据有效使能生成电路；物理层校准电路用于对DDR读数据与参考数据进行延迟多拍使能比较，得到比较结果；读数据有效使能生成电路用于根据比较结果确定DDR读数据到达DDR物理层的整数时钟周期，将DDR读数据的有效使能延迟确定的整数时钟周期，实现DDR读数据整数时钟周期同步。本发明采用延迟多拍使能比较信号的方式确定DDR读数据到达DDR物理层的整数时钟周期，把该数据有效使能延迟相应的整数时钟周期，实现DDR读数据整数时钟周期同步。
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Patent Agency Ranking
公开(公告)号：CN110995158A
公开(公告)日：2020-04-10
申请号：CN201911181949.5
申请日：2019-11-27
Applicant: 芯创智(北京)微电子有限公司
IPC: H03B5/04
Abstract: 本发明提供一种补偿环形震荡器工艺角变化的电流结构，其包括运算放大器A1、与该运算放大器A1相连的与工艺角无关的基准电压Vref、与运算放大器A1相连的PMOS管M1、与所述PMOS管M1串联相连的PMOS管M5和NMOS管M6、PMOS管M2、运算放大器A2、PMOS管M3、PMOS管M4、NMOS管M7、NMOS管M8、电阻R1、NMOS管M9以及NMOS管M1O；本方案通过上述电流结构，使得震荡器的输出电流随工艺角变化，以此来补偿震荡器的输出频率，进而使得震荡器输出频率在不同工艺角下都能保持稳定的输出频率。
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公开(公告)号：CN110971215A
公开(公告)日：2020-04-07
申请号：CN201911226081.6
申请日：2019-12-04
Applicant: 芯创智(北京)微电子有限公司
IPC: H03K3/03
Abstract: 本发明提供一种与工艺无关的高精度片上时钟产生器，包括充放电电荷泵、固定电容、带基准电路产生参考电压发生器、三个带失调校准的电压阀值比较器、时钟控制逻辑模块以及反相器；本方案通过提供一种与工艺无关的高精度片上时钟产生器电路，该时钟产生器利用片内精准电流源对固定电容进行周期性充放电的原理来产生时钟信号。片内带隙基准源为时钟电路提供精准的电流和电压偏置且不随工艺变化，为稳定的时钟周期提供了保障。周期性冲放电的电压阈值检测采用带有失调校准的电压比较器，有效消除失效电压带来的阈值偏差。
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公开(公告)号：CN110764823A
公开(公告)日：2020-02-07
申请号：CN201910821741.9
申请日：2019-09-02
Applicant: 芯创智(北京)微电子有限公司
IPC: G06F9/38
Abstract: 本发明公开了一种指令流水线的回路控制系统及方法，应用于指令流水线，指令流水线包括多级站台，每一级站台均包括控制逻辑和流水线站台，回路控制系统包括：均与多级站台的控制逻辑连接的错误路径登记模块和重定向路径信息模块。本发明所提供的系统及方法，采用错误路径登记机制和重定向路径信息机制，减少控制回路的数量，降低处理器流水线物理布局布线的难度，可以有效帮助提升处理器频率。
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公开(公告)号：CN110277992A
公开(公告)日：2019-09-24
申请号：CN201910462835.1
申请日：2019-05-30
Applicant: 芯创智(北京)微电子有限公司
IPC: H03L7/099
Abstract: 本发明公开了一种无偏置电流的半数字锁相环，半数字锁相环包括：比例路径、积分路径、数字/电压控制振荡器和分频器，分频器分别与比例路径和积分路径连接，分频器还与数字/电压控制振荡器的输出端连接，比例路径和积分路径均与数字/电压控制振荡器的输入端连接。本发明所提供的半数字锁相环，能够避免全数字锁相环中复杂的时间数字转换器设计，减小设计难度和复杂度，同时提高系统的鲁棒性。另一方面，该锁相环能够避免模拟锁相环电荷泵和环路滤波器中积分电容的引入，极大的减少了系统的面积，节约设计成本并能够应用于超低电源电压的低功耗系统中。
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公开(公告)号：CN110784208B
公开(公告)日：2023-07-21
申请号：CN201910910750.5
申请日：2019-09-25
Applicant: 芯创智(北京)微电子有限公司
IPC: H03K19/0185 , H03K19/003 , H03K17/082 , H03K17/687
Abstract: 本发明涉及一种同时支持HDMI和LVDS的混合模式发送器电路，包括：HDMI驱动电路，用于在HDMI模式下输出信号；附加电路，与所述HDMI驱动电路连接形成LVDS驱动电路以在LVDS模式下输出信号；模式切换开关，用于关闭或打开所述附加电路以切换工作模式。本发明的有益效果如下：本发明能够同时支持HDMI和LVDS，在LVDS模式下完全支持LVDS的电气特性，在HDMI模式下兼容HDMI标准的电气特性，并能实现高速数据传输，在使用上灵活方便，只需要进行简单的配置即可实现两种标准的自由切换。该驱动器只需要一套电路结构和物理版图，在芯片封装上也只需要占用两个引脚，大大节省了芯片的面积和资源消耗，具有很大的成本优势。
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