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公开(公告)号：CN110707084B
公开(公告)日：2022-06-14
申请号：CN201811041793.6
申请日：2018-09-07
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本发明公开一种电容结构及其制作方法，该电容结构包含一基底，其上具有一存储节点接触；一筒状下电极，设于所述存储节点接触上；一支撑结构，水平的支撑所述筒状下电极的一侧壁，其中所述支撑结构具有一上表面，高于所述筒状下电极的上表面，其中所述支撑结构的上表面具有一V型剖面轮廓；一电容介电层，顺形的覆盖所述筒状下电极与所述支撑结构；以及一上电极，覆盖在所述电容介电层上。
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公开(公告)号：CN110085569B
公开(公告)日：2020-12-22
申请号：CN201810072080.X
申请日：2018-01-25
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L23/538 , H01L21/768
Abstract: 本发明公开一种半导体结构及其制作方法，该半导体结构包含接触洞，设于层间介电层中；阻障层，内衬接触洞并覆盖层间介电层；接触插塞，位于接触洞内的阻障层上；第一导电结构，一体构成于接触插塞上；第二导电结构，设于层间介电层上；以及间隙，位于第一导电结构与第二导电结构之间。间隙包含一垂直沟槽，向下凹陷至层间介电层中，以及一断口，位于阻障层中，其中断口延伸至第二导电结构下方构成一底切结构。
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公开(公告)号：CN110718462A
公开(公告)日：2020-01-21
申请号：CN201810749597.8
申请日：2018-07-10
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L21/3205 , H01L27/115
Abstract: 本发明公开一种在半导体晶片上制作半导体结构的方法。首先提供一半导体晶片，具有一第一区域、一第二区域和一晶边区域。在第一区域和第二区域内分别形成一第一半导体结构和一第二半导体结构。接着对半导体晶片进行一晶边等离子体处理制作工艺，仅仅在晶边区域内形成一阻挡层。再进行一硅化金属制作工艺，在第一区域和第二区域内形成一硅化金属层。
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公开(公告)号：CN108281413B
公开(公告)日：2019-09-17
申请号：CN201710011359.2
申请日：2017-01-06
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L23/64 , H01L27/108
Abstract: 本发明公开一种制作电容器的方法，包括提供基板与设置于基板上的第一蚀刻停止层；在第一蚀刻停止层上形成多条第一间隙壁；在第一间隙壁上依序形成有机层以及第二蚀刻停止层，其中有机层覆盖第一间隙壁；在第二蚀刻停止层上形成多条第二间隙壁，其中各第二间隙壁横跨第一间隙壁；将第二间隙壁的图案转移至有机层，以形成有机图案；以有机图案与第一间隙壁为掩模进行蚀刻制作工艺，以形成蚀刻停止图案并移除第二蚀刻停止层；将蚀刻停止图案转移至基板，以形成多个穿孔。
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公开(公告)号：CN103855077A
公开(公告)日：2014-06-11
申请号：CN201210517708.5
申请日：2012-12-05
Applicant: 联华电子股份有限公司
IPC: H01L21/768 , H01L23/528
CPC classification number: H01L21/76897 , H01L23/5283 , H01L2221/1068
Abstract: 本发明公开一种具有接触插栓的半导体结构及其形成方法，其半导体结构包含一基底、一晶体管、一第一内层介电层、一第二内层介电层、一第一接触插栓、一第二接触插栓以及一第三接触插栓。晶体管设置在基底上，且包含一栅极以及一源极/漏极区。第一内层介电层设置在晶体管上。第一接触插栓设置在第一内层介电层中，且其顶面高于该栅极的一顶面。第二内层介电层设置于第一内层介电层上。第二接触插栓于第二内层介电层中以电连接该第一接触插栓。第三接触插栓设于第一内层介电层以及第二内层介电层中以电连接栅极。
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Patent Agency Ranking
公开(公告)号：CN101599454B
公开(公告)日：2010-11-17
申请号：CN200810109876.4
申请日：2008-06-05
Applicant: 联华电子股份有限公司
IPC: H01L21/768 , H01L21/762 , H01L27/02 , H01L23/522
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种半导体元件隔离结构及其形成方法。一种半导体元件隔离结构的形成方法，首先，提供基底，基底具有至少一浅沟槽隔离结构。接着，进行金属硅化工艺，该金属硅化工艺包含至少一蚀刻工艺与一清洗工艺，且该金属硅化工艺会于浅沟槽隔离结构表面形成凹陷。之后，形成覆盖层覆盖基底并填入凹陷，接着，进行蚀刻工艺，以去除位于凹陷外的覆盖层，最后，形成接触窗蚀刻停止层覆盖基底并填满凹陷。因预先用覆盖层填补凹陷，使覆盖于基底上与填充于凹陷中的接触窗蚀刻停止层不产生隙缝或孔洞。
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公开(公告)号：CN110718462B
公开(公告)日：2022-01-18
申请号：CN201810749597.8
申请日：2018-07-10
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L21/3205 , H01L27/115
Abstract: 本发明公开一种在半导体晶片上制作半导体结构的方法。首先提供一半导体晶片，具有一第一区域、一第二区域和一晶边区域。在第一区域和第二区域内分别形成一第一半导体结构和一第二半导体结构。接着对半导体晶片进行一晶边等离子体处理制作工艺，仅仅在晶边区域内形成一阻挡层。再进行一硅化金属制作工艺，在第一区域和第二区域内形成一硅化金属层。
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公开(公告)号：CN105575885B
公开(公告)日：2021-07-06
申请号：CN201410541924.2
申请日：2014-10-14
Applicant: 联华电子股份有限公司
IPC: H01L21/768 , H01L21/336 , H01L29/78 , H01L23/528
Abstract: 本发明公开一种半导体元件及其制作方法。其制作方法包括：首先提供一基底，然后形成多个栅极结构于基底上，形成一第一停止层于栅极结构上，形成一第二停止层于第一停止层上，形成一第一介电层于第二停止层上，形成多个第一开口于第一介电层中并暴露第二停止层，形成多个第二开口于第一介电层及第二停止层中并暴露第一停止层以及去除部分第二停止层及部分第一停止层以暴露出栅极结构。
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公开(公告)号：CN108666311B
公开(公告)日：2021-05-18
申请号：CN201710193278.9
申请日：2017-03-28
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L27/108 , H01L21/8242 , H01L21/764
Abstract: 本发明公开一种半导体元件及其制作方法。半导体元件包含具有存储器单元区以及周边区的半导体基底、设置于周边区内的栅极线、覆盖于栅极线与半导体基底上的蚀刻停止层、覆盖于蚀刻停止层上的第一绝缘层、两个设置于周边区内的半导体基底上的接触插塞、两个分别设置于各接触插塞上的接垫，以及设置于接垫之间的第二绝缘层。接触插塞分别位于栅极线的两侧，且接触插塞贯穿蚀刻停止层与第一绝缘层，以与半导体基底接触。第二绝缘层不与蚀刻停止层相接触。
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公开(公告)号：CN107919279B
公开(公告)日：2019-11-26
申请号：CN201610885439.6
申请日：2016-10-11
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L21/3213
Abstract: 本发明公开一种形成图案化结构的方法，包括下列步骤。首先，在材料层上形成一硬掩模层之后，再进行第一蚀刻制作工艺与第二蚀刻制作工艺，用以分别于硬掩模层中形成彼此部分重叠的第一开口与第二开口。利用具有第一开口与第二开口的硬掩模层，对材料层进行第三蚀刻制作工艺，并于第三蚀刻制作工艺之后对位于材料层之下的介电层以及硬掩模层进行一第四蚀刻制作工艺，掩模层的材料与介电层的材料相同，故第四蚀刻制作工艺可用以将硬掩模层移除并于介电层中形成一沟槽。
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